JPS58201344A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58201344A JPS58201344A JP8429282A JP8429282A JPS58201344A JP S58201344 A JPS58201344 A JP S58201344A JP 8429282 A JP8429282 A JP 8429282A JP 8429282 A JP8429282 A JP 8429282A JP S58201344 A JPS58201344 A JP S58201344A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- wiring layer
- width
- layer
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の飄する分野〕
本発明は、多層配線構造を有する半導体装置に係わり、
特に配線層間接続の改良をはかった半導体装置に関する
。
特に配線層間接続の改良をはかった半導体装置に関する
。
多層配線技術は、集積度が向上した半導体素子の製造技
術の必須プロセスの一つであり、この多層配線技術によ
り、ｆツｆ面積の増大が防止できるのみでなく、配線長
を短かくできることから素子の動作速度の増大も期待で
きる。しかしながら、多層配線技術自体にも微細化の疑
Ｍが強く、２〔μｍ〕以下の微細加工技術にも適用でき
る微細多層配線技術の実現が望まれている。
術の必須プロセスの一つであり、この多層配線技術によ
り、ｆツｆ面積の増大が防止できるのみでなく、配線長
を短かくできることから素子の動作速度の増大も期待で
きる。しかしながら、多層配線技術自体にも微細化の疑
Ｍが強く、２〔μｍ〕以下の微細加工技術にも適用でき
る微細多層配線技術の実現が望まれている。
従来、上層の配線ｊ−と下層の配線層との接続部である
スルーホール部は第１図に示す様になっている。すなわ
ち、下層配線層１１のスルーホール部１１が形成される
部分には、スルーホール部１２の周囲に余裕が設けられ
ており、上層配線層ＩＪとの接続を確実にとることがで
きるものとなっている。しかし、この様にスルホール部
１２の周りに下層配線＠１１の余裕を取ることは、配線
ピッチＡ、が余裕を収ること（二より、微細化の制限を
引き起してしまう。
スルーホール部は第１図に示す様になっている。すなわ
ち、下層配線層１１のスルーホール部１１が形成される
部分には、スルーホール部１２の周囲に余裕が設けられ
ており、上層配線層ＩＪとの接続を確実にとることがで
きるものとなっている。しかし、この様にスルホール部
１２の周りに下層配線＠１１の余裕を取ることは、配線
ピッチＡ、が余裕を収ること（二より、微細化の制限を
引き起してしまう。
これに対し、最近スルーホール周りに余裕を取らないも
のとして％１２図に示゛［様な手法が提案されている。
のとして％１２図に示゛［様な手法が提案されている。
この手法では、スルホール周りに下層配線層の余裕を取
らないで、下層配線層１１は通常配線部分と同一の配線
巾であり、第１図と異なりスルーホール部２２が下層配
線ｊ−２１の巾より大きくなっている。この様にすれば
、配線ピップＡ、を通常配線部と同一（二できることに
なり、下層破線層の余裕に起因する微細化への障害を防
止で考る。しかしながら。
らないで、下層配線層１１は通常配線部分と同一の配線
巾であり、第１図と異なりスルーホール部２２が下層配
線ｊ−２１の巾より大きくなっている。この様にすれば
、配線ピップＡ、を通常配線部と同一（二できることに
なり、下層破線層の余裕に起因する微細化への障害を防
止で考る。しかしながら。
１１２図に示す手法では、スルホール部１１が下層配線
層２１の巾より大きくなっていること（二より、配線ピ
ップＡｍはスルホール部２２の大きさから制限されてし
まう。
層２１の巾より大きくなっていること（二より、配線ピ
ップＡｍはスルホール部２２の大きさから制限されてし
まう。
このように従来、多層配線の微細化を実現するにはスル
ーホール部での微細化が一つの大きな間層となっており
、黴細なスルーホールでしかも確実に配線層間の接続を
保つことのできる接続方法の実現が要望されている。
ーホール部での微細化が一つの大きな間層となっており
、黴細なスルーホールでしかも確実に配線層間の接続を
保つことのできる接続方法の実現が要望されている。
本発明の目的は、配線ピッチに制限を与えることなく上
ｊ−配線ｊ―と下層配線層との接続を確実署＝行うこと
ができ、素子の微細化（二対応することのできる多層配
線構造を有する半導体装置を提供することにある。
ｊ−配線ｊ―と下層配線層との接続を確実署＝行うこと
ができ、素子の微細化（二対応することのできる多層配
線構造を有する半導体装置を提供することにある。
本発明の骨子は、配線層間の接続孔部分においてのみ下
層配線層中を接続孔より小さくシ。
層配線層中を接続孔より小さくシ。
配線ピッチに影響を与えることなく、集積度をおとすこ
となく、確実（二？線１間の接続をとること）二ある。
となく、確実（二？線１間の接続をとること）二ある。
すなわち本発明は、多層配線構造を有する半導体装置に
おいて、下層配線ｊ―の巾を、上層配線層との接続孔部
において通常配線部の巾より狭くシ、かつ接続孔より小
さくするようにしたものである。
おいて、下層配線ｊ―の巾を、上層配線層との接続孔部
において通常配線部の巾より狭くシ、かつ接続孔より小
さくするようにしたものである。
本発明によれば、スルーホール部における配線ピッチの
増加を防止できる為、素子の微細化技術に対応した微細
多層配線技術を実現することができる。また、ス榊−ル
部が下層配線層より大きいので、下層配線層の上面のみ
ならず側面部゛も接続領域となり、微細化に伴う接続抵
抗の増大を極めて小さくすることができる。
増加を防止できる為、素子の微細化技術に対応した微細
多層配線技術を実現することができる。また、ス榊−ル
部が下層配線層より大きいので、下層配線層の上面のみ
ならず側面部゛も接続領域となり、微細化に伴う接続抵
抗の増大を極めて小さくすることができる。
第３図は本発明の一実施例を説明するための模式図（平
面図）であり、第４図は１１１３図の矢視ムーム断面を
示す図である。Ｗ＆３図に示す如く下−配線層１１のス
ルーホール部Ｊ２が形成される部分のみが通常配線中が
狭く形成されている。この様な構造であると、スＨ−ル
部１２の大きさを下層配線層１１の通常配線巾と同等程
度ｄ；することができ、配線ビツテム畠に影響を与える
ことが無い、このため、集積度の向上を実現できること
になる。
面図）であり、第４図は１１１３図の矢視ムーム断面を
示す図である。Ｗ＆３図に示す如く下−配線層１１のス
ルーホール部Ｊ２が形成される部分のみが通常配線中が
狭く形成されている。この様な構造であると、スＨ−ル
部１２の大きさを下層配線層１１の通常配線巾と同等程
度ｄ；することができ、配線ビツテム畠に影響を与える
ことが無い、このため、集積度の向上を実現できること
になる。
また、スルーホール部においては、第４図に示す如く半
導体基板４１上に形成された下層配線層４Ｉ上に層間絶
縁層４３が形成され、この絶縁！１１４Ｍの瓶室領域に
スルーホール４４が形成されている。てして、この上に
は上層配線層４ｊが形成されるものとなっている。従来
ではスルーホール部においては＠１図に示す様に接続部
分は下層配線の上面：：限られていたが１本実施例では
配線側面部も接続領域となる。したがって、微細化に伴
なう接触抵抗の増大も可能な限り防止できることになる
。
導体基板４１上に形成された下層配線層４Ｉ上に層間絶
縁層４３が形成され、この絶縁！１１４Ｍの瓶室領域に
スルーホール４４が形成されている。てして、この上に
は上層配線層４ｊが形成されるものとなっている。従来
ではスルーホール部においては＠１図に示す様に接続部
分は下層配線の上面：：限られていたが１本実施例では
配線側面部も接続領域となる。したがって、微細化に伴
なう接触抵抗の増大も可能な限り防止できることになる
。
なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる０例えば。
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる０例えば。
前記スルホール部の下層配線層の巾方向径は必ずしも下
層配線層の通常配線巾に限定されるものではなく、それ
より若干大きく或いは小さくしてもよい、さらに、スル
ーホール部における下層配線層の縮小中等は、仕様に応
じて適宜定めればよい。
層配線層の通常配線巾に限定されるものではなく、それ
より若干大きく或いは小さくしてもよい、さらに、スル
ーホール部における下層配線層の縮小中等は、仕様に応
じて適宜定めればよい。
【図面の簡単な説明】
第１図および第２図はそれぞれ従来例を説明するための
模式図、ｇＪ＆３図は本発明の一実施例を説明するため
の模式図、＠４図は＠３図の矢視ムーム断面図である。 ３１．４１・・・下層配線層、１；１，４４・・・ス、
トホール部、３１．４５・・・上層配線層、４３・・・
層間絶縁層。 出−人代理人 弁理士 鈴 江 武 彦第１図 第２図 第４図
模式図、ｇＪ＆３図は本発明の一実施例を説明するため
の模式図、＠４図は＠３図の矢視ムーム断面図である。 ３１．４１・・・下層配線層、１；１，４４・・・ス、
トホール部、３１．４５・・・上層配線層、４３・・・
層間絶縁層。 出−人代理人 弁理士 鈴 江 武 彦第１図 第２図 第４図
Claims (1)
- 【特許請求の範囲】 （１１半導体基板上に複数の配線層を積層すると共に、
これらの配線層間に絶縁層を形成してなる多層配線構造
を有する半導体装置４二おいて。 下層配線層の巾が、上層配線層との接続孔部において上
記下層配線層の通常配線部の巾より部分的に狭くなって
おり、且つ接続孔より小さくなっていることを特徴とす
る半導体装置。 （２）前記接続孔の前記下層配線層の巾方向径は、上記
下層配線層の通常配線部の巾と等しいものであることを
特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8429282A JPS58201344A (ja) | 1982-05-19 | 1982-05-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8429282A JPS58201344A (ja) | 1982-05-19 | 1982-05-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58201344A true JPS58201344A (ja) | 1983-11-24 |
Family
ID=13826389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8429282A Pending JPS58201344A (ja) | 1982-05-19 | 1982-05-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567989A (en) * | 1993-07-27 | 1996-10-22 | Samsung Electronics Co., Ltd. | Highly integrated semiconductor wiring structure |
-
1982
- 1982-05-19 JP JP8429282A patent/JPS58201344A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5567989A (en) * | 1993-07-27 | 1996-10-22 | Samsung Electronics Co., Ltd. | Highly integrated semiconductor wiring structure |
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