JPS5819969A - メモリアクセス制御方式 - Google Patents
メモリアクセス制御方式Info
- Publication number
- JPS5819969A JPS5819969A JP56119699A JP11969981A JPS5819969A JP S5819969 A JPS5819969 A JP S5819969A JP 56119699 A JP56119699 A JP 56119699A JP 11969981 A JP11969981 A JP 11969981A JP S5819969 A JPS5819969 A JP S5819969A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- memory
- common bus
- common path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は！イクープ霧セナ等におけゐメモリアクセス制
御方式Ｋｒ１４する拳 主記憶装置とキャシ為メモリとを有する処理システムに
おいて、ＩＡ制御装置が接続される外部共通パスから発
せられるメモリアクセスのＭＡ）Ｉ！求と、プロ七すか
ら発せられるメモリアクセス要求とが競合する現象を生
ずる。前記主記憶装置内の一部のデータが格納されるキ
ャシ番メ篭り唸。
御方式Ｋｒ１４する拳 主記憶装置とキャシ為メモリとを有する処理システムに
おいて、ＩＡ制御装置が接続される外部共通パスから発
せられるメモリアクセスのＭＡ）Ｉ！求と、プロ七すか
ら発せられるメモリアクセス要求とが競合する現象を生
ずる。前記主記憶装置内の一部のデータが格納されるキ
ャシ番メ篭り唸。
内部共通パスでブ閣セナと結ばれているので、グ窒セ？
がキャシ晶メモリにアクセス中に、外部共通パスから発
せられ大ＤＭＡ要求紘、プロセナのキやＶ為メモリへの
アク竜ス終了★で待機ｉ１＜られるととになみ、しかし
ながらＤＭＡ！求の中にけ主記憶装置内のデータ更新の
みで済む場合があるので、このよ５１に場合にはグ胃セ
ナがキャシ瓢メモリにアクセス（内薄パスを使用）中で
も、ＤＭＡ！！求ＫＩＭずく主記憶装置内のデータ更新
を可能とすれば処ｌ効事を向上するととがで會ゐ。
がキャシ晶メモリにアクセス中に、外部共通パスから発
せられ大ＤＭＡ要求紘、プロセナのキやＶ為メモリへの
アク竜ス終了★で待機ｉ１＜られるととになみ、しかし
ながらＤＭＡ！求の中にけ主記憶装置内のデータ更新の
みで済む場合があるので、このよ５１に場合にはグ胃セ
ナがキャシ瓢メモリにアクセス（内薄パスを使用）中で
も、ＤＭＡ！！求ＫＩＭずく主記憶装置内のデータ更新
を可能とすれば処ｌ効事を向上するととがで會ゐ。
本発明は上記の点に着層したもので′ｈ〉１尾理効率を
向上するメモリアクセス制御方式の提供を目的とすゐ。
向上するメモリアクセス制御方式の提供を目的とすゐ。
本発明は、処理装置、主記憶装置及びキャシ轟メ篭すに
結ばれ九内部共通パスと、入出力装置等に結ばれ九九部
共通パスと、内部共通パスとに結ばれ九制御部とを有す
るシステムにおいて、前記中ヤシ、メ４νに格納され為
データの該主記偉装雪の第１のアドレスと、誼第１のア
ドレスと、前記外部共通パスからのメモリアクセス要求
に含まれる第２のアドレスとを比較判別する手段とを前
記制御１１１１に備え、前記外部共通パスからのメモリ
アクセス要求に金型れる第２のアドレスが前記第１のア
ドレス以外のアドレスのとき、前記メモリアクセス要求
に基ず−で前配主紀憶装置にアクセスせしめることを特
徴とするメモリアクセス制御方式である□ 以下９本発明を図面によって説明する・ａｉｌｍは・本
員明の一実施例を説明するプ胃炉り図で６ｊ１゜１は中
ヤシａメモリ、２線プ四−ｋｔ、３社内部共遥バス、４
Ｆｔ内ｓＡ、ス制御部、５社共通パス制御部、６は信号
送受部、７杜判別部、８蚊アドレステープデ、９紘切替
部、１０はメモリ制御部、１１紘メ幡９，１！社線外共
通パス、１３唸Ｉ１０ム。
結ばれ九内部共通パスと、入出力装置等に結ばれ九九部
共通パスと、内部共通パスとに結ばれ九制御部とを有す
るシステムにおいて、前記中ヤシ、メ４νに格納され為
データの該主記偉装雪の第１のアドレスと、誼第１のア
ドレスと、前記外部共通パスからのメモリアクセス要求
に含まれる第２のアドレスとを比較判別する手段とを前
記制御１１１１に備え、前記外部共通パスからのメモリ
アクセス要求に金型れる第２のアドレスが前記第１のア
ドレス以外のアドレスのとき、前記メモリアクセス要求
に基ず−で前配主紀憶装置にアクセスせしめることを特
徴とするメモリアクセス制御方式である□ 以下９本発明を図面によって説明する・ａｉｌｍは・本
員明の一実施例を説明するプ胃炉り図で６ｊ１゜１は中
ヤシａメモリ、２線プ四−ｋｔ、３社内部共遥バス、４
Ｆｔ内ｓＡ、ス制御部、５社共通パス制御部、６は信号
送受部、７杜判別部、８蚊アドレステープデ、９紘切替
部、１０はメモリ制御部、１１紘メ幡９，１！社線外共
通パス、１３唸Ｉ１０ム。
Ａ′はアドレスデータ、Ｂ嬬ＤＭＡ蚤求、 Ｃ，Ｇは制
御信号、Ｄ紘データ、Ｅ拡要求償号＃Ｆは許容信号、４
．口は接点である・図ＷＫＴｈけるアドレステープ＃８
には、キャシａメ％Ｗ１内のアドレスチーＪＩＡ／が格
納されてか１キヤシ島メモリ１の内容が更新されるのＫ
ｇじ、アドレステーブル８内のアドレスデータム′亀更
新され為ものとす為。
御信号、Ｄ紘データ、Ｅ拡要求償号＃Ｆは許容信号、４
．口は接点である・図ＷＫＴｈけるアドレステープ＃８
には、キャシａメ％Ｗ１内のアドレスチーＪＩＡ／が格
納されてか１キヤシ島メモリ１の内容が更新されるのＫ
ｇじ、アドレステーブル８内のアドレスデータム′亀更
新され為ものとす為。
！＠１ＷＫＴｈｈ？、ｌ１０１８にらノＤＭＡ！！求１
１＃ｆｉせられると、これを受は九共通Ａｘ制御部５祉
ρＭＡｌ！求１１Ｋｉ１宜れるアドレスチーームとアド
レステーブル８内のアドレスデー／Ａ／との比軌判別を
判別部γにおいて行う。アドレスデー−ＡとＡＩとが一
致したと！娘、キ千シ晶メモリ１へのアク−にス要求で
あるので、４１別１１１１７杜制御信号Ｇを信号送受部
６へ送る。このため要求信号ｌ：が内部パス制御部４へ
送出される・グ胃七す２が内Ｓ共通パス３にアクセス（
キャシ龜メ％菅１からデータを訳出し）中であれば、こ
のアクース完了と共に内部パス制御部４からは許容信号
Ｐが発せられるので、共通パス制御部５はＤＭＡ畳求１
１によるキャクユメモリ・１のデータ更新を行う。
１＃ｆｉせられると、これを受は九共通Ａｘ制御部５祉
ρＭＡｌ！求１１Ｋｉ１宜れるアドレスチーームとアド
レステーブル８内のアドレスデー／Ａ／との比軌判別を
判別部γにおいて行う。アドレスデー−ＡとＡＩとが一
致したと！娘、キ千シ晶メモリ１へのアク−にス要求で
あるので、４１別１１１１７杜制御信号Ｇを信号送受部
６へ送る。このため要求信号ｌ：が内部パス制御部４へ
送出される・グ胃七す２が内Ｓ共通パス３にアクセス（
キャシ龜メ％菅１からデータを訳出し）中であれば、こ
のアクース完了と共に内部パス制御部４からは許容信号
Ｐが発せられるので、共通パス制御部５はＤＭＡ畳求１
１によるキャクユメモリ・１のデータ更新を行う。
前記判別部７においてアドレスデータＡとＡ／とが一致
しない（ＤＭＡ要求Ｂはメモリ１１へのデー−書込みの
みを要求している）ときには９判別部７け制御！ｆ（Ｆ
ｔ号Ｃを発して、切替部９を接点（ロ）に切替えたのち
、外部共通パス１２からのデータＤをメモリ制御部１０
へ送シ、メモリ１１へのデータ書込みを行う。
しない（ＤＭＡ要求Ｂはメモリ１１へのデー−書込みの
みを要求している）ときには９判別部７け制御！ｆ（Ｆ
ｔ号Ｃを発して、切替部９を接点（ロ）に切替えたのち
、外部共通パス１２からのデータＤをメモリ制御部１０
へ送シ、メモリ１１へのデータ書込みを行う。
以上のように本発明社、共通パス側からｆ？、ｐＭＡ要
求に含まれるアドレスを判別する手段を有し。
求に含まれるアドレスを判別する手段を有し。
ＤＭＡ要求が主記憶のデータ更新のみの場合には。
プロセサがキャシ瓢メ毫すにアクセス中でも、主記憶へ
のデータの書込みを可能としたものでＩｊｌ）。
のデータの書込みを可能としたものでＩｊｌ）。
システムの処理効率を著しく向上しりゐ利点を有する。
図面は本莞明の一１ｌ！施例を説明するプ冑ツク図でｐ
）１．図中に用い先符号は次の通シである。 １はキャシ島メモ９，２はプロセサ、３は内部共通パス
、４社内部パス制御部、３は共通パス制御１１ｍ、
６は駕号送受部、７は判別部、８はアドレステーブル、
９は切ｅ都、１０はメモリ制御部。 １１はメモリ、１２は外部共通バス、１３はｌ１０Ａ、
Ａ’はアドレスデータ、Ｂ）ｉＭＡ要求、ＣＩＧは
制御信号、Ｄはデータ、Ｅは要求Ｏｉ号、Ｆは貯容信号
、イ１口は龜点を示す。
）１．図中に用い先符号は次の通シである。 １はキャシ島メモ９，２はプロセサ、３は内部共通パス
、４社内部パス制御部、３は共通パス制御１１ｍ、
６は駕号送受部、７は判別部、８はアドレステーブル、
９は切ｅ都、１０はメモリ制御部。 １１はメモリ、１２は外部共通バス、１３はｌ１０Ａ、
Ａ’はアドレスデータ、Ｂ）ｉＭＡ要求、ＣＩＧは
制御信号、Ｄはデータ、Ｅは要求Ｏｉ号、Ｆは貯容信号
、イ１口は龜点を示す。
Claims (1)
- 【特許請求の範囲】 処理装置、主記憶装置及びキャシ為メ４１７に結ばれた
内部共通パスと、入出力装置等に結ばれ大外部共通パス
と、内部共通パスと外部共通パスとに結ばれ九制御薄と
を有すゐシステムにシーて。 前記キャシ鳳メ毫りに格納されるデータの皺主記憶俟置
内の菖１のアドレスと、蚊第１のアドレス備え、前記外
部共通パスからのメ篭りアクセス要求に含會れ為第２の
アドレスが前記第１のアドレス以外のアドレスのとき、
前記メモリアクセス要求に基ず−て前記主記憶装置にア
クセスせしめることを特徴とするメモリアクセス制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119699A JPS5819969A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119699A JPS5819969A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819969A true JPS5819969A (ja) | 1983-02-05 |
| JPH0256692B2 JPH0256692B2 (ja) | 1990-11-30 |
Family
ID=14767877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56119699A Granted JPS5819969A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819969A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319574A (en) * | 1988-12-27 | 1994-06-07 | Fujitsu Limited | Status change monitoring apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
| JPS5671129A (en) * | 1979-11-15 | 1981-06-13 | Fujitsu Ltd | Data processing system |
-
1981
- 1981-07-30 JP JP56119699A patent/JPS5819969A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
| JPS5671129A (en) * | 1979-11-15 | 1981-06-13 | Fujitsu Ltd | Data processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319574A (en) * | 1988-12-27 | 1994-06-07 | Fujitsu Limited | Status change monitoring apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0256692B2 (ja) | 1990-11-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100630071B1 (ko) | 다중 프로세서 환경에서의 ｄｍａ를 이용한 고속 데이터전송 방법 및 그 장치 | |
| JPH056901B2 (ja) | ||
| JPS5819969A (ja) | メモリアクセス制御方式 | |
| US5566350A (en) | Information device for providing fast data transfer with minimum overhead | |
| JPS6213688B2 (ja) | ||
| JPS649563A (en) | Interprocessor data transfer system | |
| JPH0656604B2 (ja) | 情報処理装置 | |
| JPS63142455A (ja) | 半導体記憶装置 | |
| JP2574821B2 (ja) | ダイレクトメモリアクセス・コントローラ | |
| JP3019323B2 (ja) | イメージメモリのダイレクトアクセス方法 | |
| JP2768022B2 (ja) | メモリコントローラ | |
| JP3057754B2 (ja) | メモリ回路および分散処理システム | |
| JPH0463424B2 (ja) | ||
| JPS5819970A (ja) | メモリアクセス制御方式 | |
| US6175895B1 (en) | Cache enabling architecture | |
| JPS6119056B2 (ja) | ||
| JPH04337851A (ja) | メモリアクセス方式 | |
| JPH10154115A (ja) | キャッシュ付きｌａｎコントローラを備えた情報処理装置 | |
| JPS581256A (ja) | メモリアクセス制御方式 | |
| JPH05173920A (ja) | スレーブ情報処理装置 | |
| JPH0318144A (ja) | Ｌａｎアダプタ | |
| JPH08235054A (ja) | 共有メモリ | |
| JPS642985B2 (ja) | ||
| JPS58220542A (ja) | デ−タ通信インタフエ−ス回路 | |
| JPH0348324A (ja) | プリンタインタフェース方式 |