JPS58186978A

JPS58186978A - 半導体発光素子

Info

Publication number: JPS58186978A
Application number: JP57069269A
Authority: JP
Inventors: Katsuhiko Oimura; 老邑　克彦; Haruo Misumi; 三隅　春雄; Yuji Ogawa; 小川　裕士; Naotake Nagao; 長尾　尚武
Original assignee: Tateisi Electronics Co; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1982-04-23
Filing date: 1982-04-23
Publication date: 1983-11-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は発光ダイオードあるいは半導体レーザとこれを
駆動するトランジスタ或はＦＥＴ（電界効果トランジス
タ）とを厚み方向に積層してワンチップ上に一体形成し
た半導体発光素子に関するものである。

従来、発光素子とその駆動用素子とを同一基板上に集積
することにより、省スペース、コストダウン、信頼性の
向上などが図られてきたが、その構造は発光素子と駆動
素子とが同一面内で隣接するように配設されていたので
、各素子の略２倍以上の面積を必要とする上に、素子間
の横方向の電流通路の抵抗が無視できず発熱などの点で
不利であった。本発明はこれらの点に鑑みなされたもの
で、駆動素子付き発光素子のチップ面積を小さくすると
共に、実質上素子間の配線をなくし発熱を防止すること
を目的とするものである。

以下本発明を実施例図によって詳述する。第１図の実施
例において、１は高不純物濃度のｎ形ＧａＡｓ基板であ
り、２１はその上にエピタキシャル成長にて形成された
低不純物濃度のｎ形ＧａＡｓ層である。３は層２の形成
途中で格子形状に選択拡散された高不純物濃度のｐ形Ｇ
ａＡｓ層であり、４は層２の上に成長形成された高不純
物濃度のｎ形ＧａＡｓ層である。上記の１．　２．　３
．　４の各層はそれぞれＦＥＴのソース、チャンネル、
ゲート、ドレインを構成している。さらにその上層には
、低不純物濃度のｎ形ＧａＡｊＡｓ層５、ヤ形ＧａＡｓ
層６、ｐ形ＧａＡｌＡ３層７、ｐ形ＧａＡＳ層８が成長
形成される。上記５ｒ６．７の各層が二重へテロ接合の
発光素子を構成し、８は金属電極へのオーミックコンタ
クト層を構成している。発光素子を構成する各層５．　
６．　７．　８の周囲がゲート層３までエツチングで削
りとられたのち、表面に絶縁層９が形成され、アルミ蒸
着によりアノード電極１０、ソース電極１１、ゲート電
極１２が設けられる。

上記のように構成された半導体発光素子において、いま
ソース電極１１を接地し、アノード電極１０に正の電圧
を加えると、電極１０から電極１１に向かって厚み方向
に電流が流れて、発光素子層５．　６．　　’７の発光
層すなわち活性領域６が発光し、かつＦＥＴのゲート電
極１２に印加される信号電圧によってこの電流が制御さ
れるので、上層部の発光素子の発光強度をこのゲート信
号によって制御できるのである。この実施例では発光素
子層５，６．７はダブルへテロ接合になっているの層で、発光層は層６に局限され、局面と平行の方向に強く
発光する半導体レーザとして作動する。

第２図の実施例は、第１図とは逆に下層部にオーミック
コンタクトを得るだめの９−形ＧａＡｓ基板２１および
ｐ−形ＧａＡ７Ａｓ層２２、ｐ−形ＵａＡ　ｓ層２３、
ｎ−形ＧａＡｌＡ３層２４の３層よりなる発光部を形成
し、上層部にＦＥＴのドレインとなるｎ　形ＧａＡｓ層
２５、チャンネルを構成するｎ−形ＧａＡｓ層２６を形
成し、このチャンネル層２６の上面にゲートを構成する
Ｐ＋形ＧａＡｓ層２７およびソースを構成するｎ　形Ｇ
ａＡｓ層２日を選択拡散させ、絶縁層２９の上にゲート
電極３０およびソース電極３１を設け、基板２１の下面
にアノード電極３２を設けたものである。この場合には
アノード電極３２を接地しソース電極３１に負の電圧を
加えて、第１図の場合と同様にゲート電極３０に印加さ
れる電圧により発光層２３の発光強度を制御することが
できる。

上述各実施例は半導体レーザとして発光させるに適した
構成である。第３図は発光部を発光ダイオード型とした
実施例である。電流制御部分は第１図の実施例と同じ縦
型ＦＥＴの構成である。この部分には第１図の各部と同
じ番号をっけであるので、−々の説明は省略する。チャ
ンネル層２の上にｎ型ＧａＡｓのドレインーー形成し、
その上面の一部にｐ型ＧａＡθの薄層４６を形成し、層
４との間にｐｎ接合を形成して発光ダイオードとする。

１．　２．　３．　４．　４６の各層の形成が終ったら
周囲を層３に達するまでエツチングして除去し、５１０
２ｇの絶縁層９を形成した後層４６の上面のｓｔｏｚｍ
層９を一部リング状に除去してリング状電極（アノード
）１０とする。ゲート層３の表面でも一部５ｉＯｌオ層
を除去してゲート電極１２をつける。光はり／グ状電極
１０に囲まれた範囲から矢印方向に発射される。層４，
４６はＧａＡ日以外ＧａＰでもよい、なお実施例では電流制御部分にｎチャンネル形のＰＥＴ
を用いたが、ｐチャンネルのものでも同様の効果を奏す
ることができ、ゲート形状も種々のものが可能である。

まだ電流制御部分は第１図、第３図の層２，３を単一の
ｐ型層として層１，２．４により層２をベースとするト
ランジスタにすることもできる。また材料としてはＧａ
Ａｓ、ＧａＡｊＡＥｌ系のほかに、Ｇａ１ｎＡｅ系、Ｇ
ａＡｓ５ｂ系、Ｇａ１ｎＡｅ系系などを用いることがで
きる。なおまだ、上述第２図の実施例においてはＦＥＴ
部分に表面ゲート型を用いているが、この実施例ではゲ
ート型としてＭＯＳ型、ジョツキ−ゲート型等も用い得
る。

本発明は上述のように構成されたもので、トランジスタ
或は厚み方向にソースとドレインを配置した縦形ＦＥ’
Ｔ素子を発光素子と同種の■−■族半導体化合物で形成
してワンチップ上に積層形成したものであるから、チッ
プ面積を小さくできる上に、画素子間の電流通路となる
高不純物濃度のドレイ／１曽４あるいは２５は厚みは充
分薄＜（１７１ｍ程度）かつ面積は充分大きくとれるの
で、その抵抗はきわめて小さく事実上発光素子と制御素
子とは直結されて両者を接続するリード部が不要なので
発熱量も小さく抑えることができるという利点がある。

【図面の簡単な説明】

第１図は本発明による半導体発光素子の一実施例を示す
断面図、第２図は同上の他の実施例を示す断面図、第３
図は更に他の実施例を示す断面図である。ｌ・・・基板（ソース）、２・・・チャンネル層、３・
・・ゲート、４・・・ドレイン、５・・・ｎ層、６・・
・発光層、７・・・ｐ層、８・・・オーミックコンタク
ト層、９・・・絶縁層、ｌＯ・・・アノード電極、１１
・・・ソース電極、１２はゲート電極、２１・・・基板
（オーミックコンタクト層）、２２・・・ｐ層、２３・
・・発光層、２４・・・ｎ層、２５・・・ドレイン、２
６・・・チャンネル層、２７・・・ゲート、２日・・・
ソース、２９・・・絶縁層、３０・・・ゲート電極、３
１・・・ソース電極、３２・・・アノード電極。代理人　弁理士　　昧　　　浩　　介

Claims

【特許請求の範囲】

トランジスタ或はチャンネル層を介して厚み方向にソー
スとドレインを対向配設してなる接合形ＰＥＴと、発光
層を介して厚み方向にｐ層とｎ層を対向配設してなる発
光素子とを、ｐ−ｎ接合の順方向電流によって発光する
半導体によシ一体に積層形成したことを特徴とする半導
体発光素子。