JPS58184871A - 画素密度変換方法及びその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 画像情報を伝達、記録、又は表示する装置に、ファクシ
ミリや編集機能を有するインテリジェントコピア等があ
る。この種の装置は、画像情報を電気信号に変換して伝
送・記憶したり、伝送・記憶された電気信号に基づいて
記録したりする。そして、画像情報の全体、又はその一
部を他の所定位置に配置せしめるいわゆる編集する時、
任意の倍率で前記画像の全体、或いはその一部を拡大又
は縮小、すなわち変倍操作する必要が生ずる。更に、画
像伝送システムにおいて、入出力装置間の走査線の密度
の相違から、原画像と伝送後の記録画像又は表示画像の
大きさが異ってしまう場合が生じ、これを補正するため
にも画素密度変換が必要とされろ。

この上うな変倍操作、画素密度変換の具体的方法と１．
では、ＳＰＣ方式、論理和法、９分割法等がある。ＳＰ
Ｃ方式は、縮小画像に「ヌケ」（黒画像の欠落）が目立
ち、論理和法では縮小時に「ツブシ」が目立ち、９分割
法では拡大画像について線が太くなる等の問題があった
。

そこで、いわゆる幾何学モード変換に属する画像密度変
換である投影法が提案され、前記二つの方法に比較して
良好な画質を得ることが知られていう。　　　　　、：
′：：：：１゜ 前記投影法については、先に本出願人はその具体的方法
を特許出願した。この先願に係る方法は、具体的に述べ
ると、原画像を構成する原画素面トに画素密度の違う所
望の変倍係数を考慮して作成した変換画素面を投影して
、該変換画素の例えば４分された一区画毎に、その−画
素内に存在する原画素の画像情報をその重なり合う面積
に応じた重み付けで加算し、平均した値が所定のしきい
値（例えばｂ）以下の場合は、該変換画素は黒画素とせ
ず、前記しきい値以トの場合は黒画像とするように判定
するものである。

なお、前記画像情報とは、例えば黒にするか、白にする
かの信号を意味している。

そして、前記投影法において、前記しきい値をｂに設定
した場合について述べると、変換画像と原画像との濃度
がほぼ等しく、前記黒画像の増減による図形の成分の連
結、分離等の変化が少ない。

しかし、前記投影法、ＳＰＣ方式、論理和法、９〜、 分割法において、画像の変倍操作を行うためには、演算
処理が多大で複雑な−・−ドウエア構成を必要としてい
た。

本発明は、上述の如き欠陥を是正するためのも提供する
ことを目的とする。

本発明の画素密度変換方法は、被変換画像信号を所定の
倍率に拡大又は縮小された画像信号に変換する画素密度
変換方法において、所定倍率を整数ｍ、ｎで−とじて表
わされるようにして、変換画素数ｍを周期として発生す
る変換コントロール信号に基づいて画素密度変換処理動
作を行う二つにしたことを特徴とする画素密度変換方法
に関する。

また、本発明の画素密度変換装置は、被変換画像信号か
ら所定倍率の拡大又は縮小画像信号を得る画素密度変換
装置において、被変換画像信号を人力し、該被変換画像
信号及び整数ｍＸｎで表わされる所定倍率−に対応した
変換コントロール信号を予め記憶する記憶手段と、この
記憶手段に配憶された被変換画像信号を適宜読出し前記
変換コントロール信号に基づいて演算処理する演算手段
とを有することを特徴とするものである。

本発明による画素密度変換方法及び装置によれば、変換
コントロール信号に基づいて、画素密度変換動作を高速
度に行うことが可能になる。

以下、図面を参照して本発明を画像変換装量に適用した
実施例を述べるが、これに先立ち画像情報の発生手段を
説明する。

第１図に示すＣＣＤ　（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ
　Ｄｅｖｉｃｅ）１によって、第２図（４）に示す文字
Ａが撮影される。

駆動回路２からは、水平走査同期用クロック信号（図示
せず）が得られ、とのりＯ−）り信号は次段の画像変換
装置１０に供給される。更に、駆動回路２からは、画像
情報を得るためのＣＣＤ駆動用りｏ　、７り信号（図示
せず）が得られ、このクロック信号ＨＣＣＤＩとアンド
回路３の入力端子８１画像変換装置１０とに供給される
。そしてＣＣＤＩからは、ＣＣＤ駆動用クロック信号に
同期してＨレベル又はＬレベルの画像情報（図示せず）
がンリアルに出力される。本実施例ではＣＣＤの出力段
に２値化回路が付設されており、ＣＣＤに受光されたア
ナログ信号ｔｉ２値化された後出力される。

なお、Ｈレベルは所定電圧レベルのパルス状信号をいい
、Ｌレベルは所定電圧レベル以下の信号をいう。

前記画像情報は、第２図囚に示すＸ方向（主走査）に−
走査する毎に、文字Ａにかかる位置でＨレベルとなり、
文字Ａ以外の位置においてはＬレベルになる。そして所
定数のクロック信号に対応して第１回の主走査が行われ
ると、ＣＣＤと被読取画像が相対的に移動し走査線がＹ
方向（副走査）に移行して次の主走査が行われる。以下
、同様の動作が順次行われ、ＣＣＤＩから文字Ａに対応
した画像情報が出力され、アンド回路３の入力端子すに
供給される。従ってアンド回路３の出力端からは、ＣＣ
Ｄ駆動用クロック信号のＨレベルに同期した画像情報が
得られ、次段の画像変換装置１０へ供給される。なお、
画偉変換装ｆ！１０へ供給される前記二つのクロック信
号は、゛し’”Ｌルシフタ、メモリー回路等に対しアド
レスを決定するためのものである。オた、ＣＣＤ１は、
これに換えてビジコンやサチコン等の撮儂管を使用して
もよい。

上述の如き回路動作によシ、画像変換装置１０に画像情
報が供給されるのであるが、この画像変換装置１０は、
第２図■に示す文字Ａを第２図の）に示す如く拡大した
り、又第２図Ｃ）に示す如く縮小する機能を有する。な
お、以下に述べる実施例において、画像情報を構成する
個々の信号を画素という。

ところで、画像を拡大または縮小する際の培率がｒｒｙ
ｎ（ｍ、ｎは整数）の如く表わされる時、変換画素の被
変換画素４つに対する相対的位置は、１％におけるｍを
周期として同一になる。そこで、前記ＳＰＣ方式、９分
割法、投影法等の各変換法では、被変換画素４つに対す
る変換画素の相対的位置さえ決定すれば、この相対的位
置に対応した拡大、縮小を論理演算で行うことができる
。

そして、前記論理演算を一一一ドウェアで行う場′□、
。

合には、画素データをどめ演算回路で処理するかを示す
ｍ個の変換コントロール信号を、前記画素データの変化
に同期させて周期的に供給し、−の拡大、縮小を行い得
る。この際、ｍが極端に大きな数字でない限り、シフト
レジスタを使用することができる。人力画素データが、
数十Ｍｂ／ｓｅｃの高速になっても充分に対応できる。

前記倍率を何種類か選べるようにするためには、各倍率
に対応した変換コントロール信号をメモリー回路（例え
ばＲＯＭ）に入力しておき、所望の倍率に応じてその変
換コントロール信号をシフトレジスタに伝達−「ればよ
い。この場合、前記メモリー回路の記憶谷ｔはそれほど
大きくなくてもよい。

例えば、縦方向および横方向につき投影法で１６／□７
＠に変換する場合は、縦方向および横方向とも１６周期
であるから、変換コントロール信号は１６Ｘ１６＝２５
６個あればよい。そして、変換のための論理演算の種類
が８種類であるから、各変換コントロール信号は３　ｂ
ｉｔｓで構成される。この結果、必要なデータは２５６
　Ｘ　３　＝　７６８　ｂｉｔｇ＋でよいことになる。

そして、倍率の種類を加種類程度用意するとして本、こ
れに必要なデータは１５ｋｂｉｔｇでよいことになる。

次に、上述した論理演算を行うためのｍｓ変換装置につ
き、第３図〜第７図を参照して説明する。

メモリー回路１１は本実施例ではＲＯＭを用いており、
倍率について計算された変換コントロール信号が記憶さ
れている。制御回路には、ライン１１から供給されるク
ロック信号に同期して、メモリー回路１１に記憶されて
いる変換コントロール信号をシフトレジスタＳＲＩ　Ｋ
供給するためのものである。シフトレジスタＳＲＩは、
変換コントロール信号として、メモリー回路１１がらの
論理演算の種類に対応した３ｂｉｔｇの信号を出方する
。

シフトレジスタＳＲ２、ＳＲ３、ＳＲ５，５Ｒ６ＫＨ１
被変換画集に関するデータが入力される。シフトレジス
タＳＲ７は、シフトレジスタＳＲ２、ＳＲ３、ＳＲ５、
ＳＲ６の出力を、入力切換回路１３を介して選択的に論
理演算回路１４に供給するためのものである。なお、入
力切換回路１３は、ゲート回路で構成されている。論理
演算回路１４ｒＩ′ｉ、８個の演算回路２１〜２８によ
って構成され、各演算回路２１〜２８はゲート回路等の
組合せにょ多構成されている。データセレクタ１５は、
シフトレジスタＳＲ１カラ供給すれる３ｂｉｔｓの出力
にもとづき、各演算回路２１〜２８の出力を選択するた
めのものである。なお、データセレクタ１５の後段には
、プリンター用のフレームメモリー回路、或いはパーソ
ナルコンビエータ用のビデオＲＡＭ等が接続される。

ところで、第３図に示すラインｔｌ、Ｌｘには、第４図
に示すクロック信号発生器１６から、クロック信号ＣＬ
Ｋが供給される。シフトレジスタＳＲ４は、シフトレジ
スタＳＲ２、ＳＲ３をシフトさせないタイミングの時Ｌ
レベルを出力し、その他のタイミングの時Ｈレベルを出
力するようになっている。アント回路３１は、シフトレ
ジスタＳＲ４の出力信号とクロック発生器１６からのク
ロック信号ＣＬＫとのタイミングをとりながら、シフト
レジスタＳＲ２、ＳＲ３にクロック信号を供給するため
のものである。

シフトレジスタＳＲ２、ＳＲ３１，ＳＲ５、ＳＲ６から
入力切換回路１３へは各シフトＪじメタの右＠（ＬＳ　
Ｂ側）の２ビツトが入力されている。　−次に、第３図
〜第５図を参照して、画素密度を１（□３倍に変換する
際の回路動作を述べる。

先ず、第５図について主走査方向の回路動作を述べる。

第５図において白丸は原画素面（被変換画素面）の各画
素の中心を意味し、×印は１に倍変換に応じた原画素面
一ヒの変換画素中心を意味する。被変換画素ｉｊ、ｍｉ
ｊとして変換画素はｎｋｌとして表わされている。ｎｏ
ｏを出力するためには、まずはじめの主走査線の画素を
入力しているシフトレジスタＳＲ２からｍｏｏ　Ｘｍｏ
ｘ　、更に次の主走査線上の画素を入力しているシフト
レジスタＳＲ３からｍｔｏ、ｍｕを入力切換回路１３を
介し各演算回路２１〜四に供給する。ぞして、各演算回
路４〜２８毎の演算結果のうち、何れの演算結果を選択
するかは、シフトレジスタＳＲＩから出力される３ｂｉ
ｔｓの信号によって行われる。

ｎｏｔを出力するためには、シフトレジスタＳＲ４６ （ＳＲ４はこの　／１３．竺の変換の場合０１１１１０
１１１１０１１１１１が右にローディトしている）Ｋク
ロック信号ＣＬＫを入力し、シフトさせた後の出力Ｌレ
ベルを得る。この時、シフトレジスタＳＲＩには１個の
クロック信号が供給されるが、シフトレジメタＳＲ２、
ＳＲ３にはクロック信号は供給されない。

従って、シフトレジスタＳＲＩの出力は変化するが、シ
フトレジスタＳＲ２、ＳＲ３の出力は変化しない。

この状態で、演算回路２１〜２８の演算結果のうち、倒
れの演算結果を選択するかは、シフトレジスタＳＲＩか
ら出力される３ｂｉｔｇの信号によって行われる。

ｎｏｔを出力するためには、シフトレジスタＳＲ４にク
ロック信号を供給し、データをローティトさせて、ＬＳ
Ｂは、出力Ｈレベルを得る。この時、シフトレジスタＳ
ＲＩ〜ＳＲ３にもそれぞれ１個のクロック信号が供給さ
れる。従って、シフトレジスタＳＲ２、ＳＲ３がシフト
し、出力ｍｅｔ　、　ｎｅｔ、ｍｌｌｓｍｕが得られる
。この状態で、演算回路２１〜２８の演算結果のうち、
倒れの演算結果を選択するかは、シフトレジスタＳＲＩ
から出力される新しい３ｂｉｔｍの信号によって行われ
る。

ｎｏｓ〜ｎｏｔを出力するためには、前記ｎ０２と同様
の回路動作が行われる。

ｎｏｓを出力するためには、前記ｎｅｔと同様の回路動
作が行われる。

ｎｏｔ〜ｎｏ、１０を出力するためには、＃甫己ｎｏｔ
と同様の回路動作が行われる。

ｎｏ、　ｔｔを出力するためには、前記ｎｅｔと同様の
回路動作が行われる。

ｎｔ＋、　ｔｚ　〜ｎｏ、　ｔｓを出力するためには、
前記ｎ０２と同様の回路動作が行われる。このように、
ｎ（Ｌｇｌ−・ｎｏ　１＠の間の画素についての変換画
素演算が異なるのは、第５図に示す如く、ｎｏｓからｎ
ｏ６にかけてとｎｏ、　１０からｎｏ、　１１にかけて
白丸（被変換画素）間に２つの×印（変換画素）が存在
することになる位置において、シフトレジスタＳＲ２、
ＳＲ３をシフトさせないためであって、それをシフトレ
ジスタＳＲＡ内のデータ（０１１１１０１１１１０１１
１１１’）が果たしているものである。

但し、前記ｎｏ、　１１については、被変換画素に対す
る相対的位置が前記ｎｏｏと同一である。従って、ｎｏ
、　ＩＩＩ〜ｎｏ、　２＋１を出力する場合は、前記ｎ
ｏｏ〜ｎ０．１＆とまったく同一の変換ルーティンとな
る。

また、ｎＯ，３２以降の出力を得る場合も、前記ｎｏ。

〜ｎｏ、ｔｓと同様の回路動作によって行われる。

そして、前述の回路動作から明らかなように、／フトレ
ジメタＳＲＩ　、ＳＲ４の出力データは同一であり、−
また同一の動作が繰返して行われる。従って、シフトレ
ジスタＳＲＩ　、ＳＲ４については、この場合において
長さ１６のシフトレジスタを繰返して使用すればよい。

シフトレジスタＳＲ２、ＳＲ３、ＳＲ５、ＳＲ６は、１
ライン、言い換えれば１走査分の長さをもつか（この場
合の構成の一例が第３図である）、或いは短いシフトレ
ジスタを複数用意し、１個のシフトレジスタを使用して
いる時に、他のシフトレジスタにデータを転送するよう
にしてもよい。この場合、データを転送するためのコン
トロール回路を設ければよい。

また、前記回路動作を行う際、竺に変換速度が遅くても
良い場合には、シフ）ｉ、；’！／２夕８Ｒ２、ＳＲ３
の中のｆ−タを使用し終った時点で、変換動作を一時中
断しデータを転送するようなルーティンを構成すること
も可能である。

次に、副走査方向の回路動作を述べる。

ｎｓｚ　（ｎｌ、ｏＸｎｌ、ｌＸｎ１ｊ、−・・・・・
・・のラインを意味する）を出力するためには、ｎｅｔ
のラインの変換動作終了後、シフトレジスタＳＲ７にク
ロック信号を供給して一段だけローティトさせる。ＳＲ
７は該説明の変換培率ではｒ０１１！１０１１１１０１
１１１１　Ｊがローティトしている。この時、シフトレ
ジスタＳＲ７の出力はＬレベルになる。この場合、シフ
トレジスタＳＲ２、ＳＲ３Ｖｉ変化せず、シフトレジス
タＳＲＩのデータをすべて入れ替えた後、ｎｅｔのライ
ンと同様の変換を行う。なお、ｎ１ｔのラインは、ｎＯ
ｔのラインと同じ被変換画素ラインから変換されるが、
変換コントロール信号は異る。

ｎｚｔを出力するためには、ｎ１ｔラインの変換終了後
、シフトレジスタＳＲ７を一段シフトさせる。

この時、シフトレジスタＳＲ７の出力は、Ｈレベル□ となり、シフトレジスタＳＲ２の出力が供給されてイタ
位置にシフトレジスタＳＲ３の出力が供給される。そし
て、シフトレジスタＳＲ３の出力が供給されていた位置
に、シフトレジスタＳＲ５の出力が供給される。但し、
シフトレジスタＳＲ５については、ｎｌｊの変換が行わ
れている間にｎ２ｔのデータが転送されている。そして
、シフトレジスタＳＲＩのデータを入れ替えた後、前記
ｎｏｔと同様の変換を行う。

ｎ５ｚ−ｎｓｔを出力するためには、前記〕２ｔと同様
の回路動作が行われる。但し、シフトレジスタの切り換
えは、シフトレジスタＳＲ３、ＳＲ５からＳＲ５、ＳＲ
６へ、更にＳＲ６、ＳＲ２へ切り換えられ引き続きＳＲ
２、ＳＲ３へ切り換えられる。

ｎ６ｔを出力するためには、ｎｌＡと同様の回路動作が
行われる。

ｎ７ｊ　−ｎ１ｏｔを出力するためには、ｎｚｚと同様
の回路動作が行われる。但し、シフトレジスタの切り換
えは、シフトレジスタＳＲ２、ＳＲ３からＳＲ３、ＳＲ
５へ、更にＳＲ５、ＳＲ６へ、更Ｋ　ＳＲ６、ＳＲ２へ
、引き続きＳＲ２、ＳＲ３へ、ＳＲ３、ＳＲ５へと切り
換えられる。

ｎ１１を出力するためにはｎ１ｔと同様の回路動作が行
なわれる。

１鵞ｊ　’−ｎ　１６ｔを出力するためにはｎ２ｔと同
様の回路動作が行われる。

そして、ｎ１６１以下については、ｎｏｚ　Ａ−ｎ１ｓ
ｔ　’ｔでの回路動作が繰返して行われる。

一定の速さで連続的に入力し、入力とは異なる一定の速
さで連続的に出力する場合シフトレジスタＳＲ２、ＳＲ
３、ＳＲ５、ＳＲ６のデータ転送は、第６図に左上から
右下へ向かう斜線で示すように図示される。二重実線斜
線は各シフトレジスタへのデータの転送を示し、実線斜
線（一本線）は被変換画素の下ラインとして使用してい
るシフトレジスタを示し、点線斜線は上ラインとして使
用しているシフトレジスタを示す。斜線がシフトレジス
タの領域の一ト端にあるときけそのシフトレジスタにｌ
：一夕？転送し始めたことあるいけそのシフトレジスタ
のデータな使い始めたことを示し、下端にあるときはそ
のシフトレジスタにデータを転送し終一つたことあるい
はそのシフトレジスタのデータを使い終ったことを示す
。つまり、シフトレジスタＳＲ２、ＳＲ３を使用してい
る時は、シフトレジスタＳＲ５、ＳＲ６の途中までデー
タ転送する。ｔた、シフトレジスタＳＲ３、ＳＲ５を使
用している時は、シフトレジスタＳＲ６、ＳＲ２の途中
まで転送が行ワれ、以下シフトレジスタＳＲ５、ＳＲ６
使用中はシフトレジスタＳＲ２，５）Ｒ３に転送される
等の転送が行われる。なお、図面中のｍｏｊＸｍｘｊ・
・・・・・は、シフトレジスタＳＲ２、ＳＲ３、ＳＲ５
、ＳＲ６に転送された被変換画素ラインの順番を示して
いる。

第７図は、倍率愕９の時のデータ転送の状況を示すもの
であって、実線、点線、二重線の斜線部分については、
第６図と同様である。このようにすれば、４ライン分の
シフトレジスタのみで、フレームメモリを用いずに、連
続的に入力・変換・出力が可能となる。１％６倍のｍ・
ｊのＳＲ３への転送で転送が速すぎるという問題が生じ
るが、これは入力信号中の同期信号・帰線期間郷が数慢
あれば問題ない。　　　　　　ニー１ 以上に本発明の一実施例を述べたが、本発明の技術的思
想にもとづき変形が可能である。

例えば、第８図に示す如く倍率の拡大、縮小を行うスイ
ッチＳＷＩを設けてることができる。

Ｅｘｃｌｕｓｉｖｅ　ＯＲＯｏ路切の入力端子ａに遅延
回路４１を設けることにより、Ｅｘｃｌｕｓｉｖｅ　Ｏ
Ｒ回路４０の出力端から時間巾の小さいパルス信号が得
られる。

いまスイッチＳＷ１がオフ状態に切り換えられていると
すれば、二つのアンド回路４３．４４の出力がオア回路
４５を介してシフトレジスタＳＲ２、ＳＲ３に供給され
る。なお、４２はインバータであって、シフトレジスタ
ＳＲ４の出力を位相反転するためのものである。従って
、この場合にはＳＲ４にＩ−０１１１１０１１１１０１
１１１１ｊ　　というデータが入っていれば前述の如き
一３倍の動作が行われる。

一方、スイッチＳＷｓがオン状態に切り換えられた時は
、オア回路４５が短絡されてアンド回路４３の出力がシ
フトレジスタＳＲ２、ＳＲ３に供給される。

この場合は、アント：回路材の出力が供給されず入 ＳＲ４にｒ　１１１１１０１１１１０１１１１０　Ｊ　
というデータが入っていれば一９倍の縮小動作が行われ
る。

なお、上述した第８図に示す回路は、第９図に示す如く
に構成してもよい。この場合もスイッチＳＷＩをオフ状
態に切り換えた時、１％倍の動作が行わねる。そして、
スイッチＳＷｌをオン状態に切り換えた時、１％０倍の
動作が行われる。

更に、シフトレジスタＳＲ２、ＳＲ３が短い場合は、第
１０図に示す如く別のシフトレジスタＳＲ２’、ＳＲ３
’を設けるようにしてもよい。なお、ＣＩ、に発生器１
６はシフトレジスタＳＲ４を含むものとして図示した。

この場合、データが記録されたメモリ回路（資）からマ
表°レクサ５１を介してシフトレジスタＳＲ２、ＳＲ３
にデータが伝送される。アドレス発生回路＆は、データ
のアドレスを決定するパルス信号を、メモリー回路５０
に供給する。

以上の如く構成することＫよって、シフトレジスタの長
さ不足を補うことが可能になる。

これまで説明してきた実施例は第１１図（ａ）のような
構成になっているので変換装置の動作に、他のいうもの
ではなく、たとえば第１１図（ロ）のような構成にして
変換装置は入力装置に同期して動作するようにしてもよ
い。また第１１図（ｅ）のようにして出力装置に同期し
て動作するようにしてもよい。更る。

即ち本発明のポイントは、ｍ／ｎ（ｍＸｎは整数）倍の
拡大・縮小の際には被変換画素と変換画素の相対的位置
が、被変換画素ｎ個、変換画素ｍ個を周期として全く同
じになることを利用して、ｍを周期とする変換コントロ
ール信号を送りこみ、それに同期させて変換動作を行う
ことにある。

このことはＳＰＣ法論理和法、９分割法の場合も全く同
じなのでそのまま利用できる。ただし、前述の実施例の
説明と異なる点はＳＰＣ法では変換コントロール信号は
２ｂｉｔ畠で足シる。論理和法ではＳＲＩは不要、ＳＲ
４だけでよい。９分割法では変換コントロール信号に４
ｂｉｔｇ必要にガる。

なお、第１１図で言う入力装置は、読取装置や受信装置
を意味し、出力装置はプリンタ、ディスプレイ、送信機
等を意味している。

本発明はヒ述の如く、被変換画像にもとづく画像信号情
報を読み出し可能な記憶手段に記憶するとともに、記憶
された画像信号情報を選択的に演算回路に供給し、この
演算回路から変換画像情報を選択的に得るようにしたも
のである。このように構成された画素密度変換装置によ
れば、回路構成が簡単である丑に、高速度の画素密度変
換が可能になる。

【図面の簡単な説明】

第１図は画像情報を得るための撮像装置の一例を示す回
路図、 第２図は画像の拡大、縮小を示す説明図、第３図は本発
明の一実施例を示す画素密度変換装置の回路図、 第４図は第３図の要部の回路図、 第５図は回路動作を説明する夷めの画像情報の。１、　
　　　１′、’ｌｊ′ 第６図及び第７図はシフトレジスタのデータ転送動作を
示す説明図、 第８図１〜第１０図は変形例を示す回路図、第１１図は
本発明の画素密度変換装置内の制御系のその他の構成例
な示すブロック図 である。 なお、図面に用いられた符号において、ＳＲＩ〜ＳＲ７
・・・・・・・・・シフトレジスタ１１・・・・・・・
・・メモリー回路 １２・・・・・・・・・制御回路 １３・・・・・・・・・入力切換回路 １４・・・・・・・・・論理演算回路 １５・・・・・・−・・データセレクタである。 代理人　弁理士　　逢　坂　　宏 ゛・。 （自　発）−ト続ネ市１Ｅ書 昭和５８年５月３０日 １．５許庁１５官　若杉和夫　殿 １　事件の表示 昭和５７年　　特許　願第６２９８６　！；＞２、発明
の名称 画素密度変換方法及びその２置 ３、補ｉＥをする膚 事件との関係　特許出願人 住　所　東京都新宿区西新宿ｌ］目２６番２号名　称　
（１２７）小西六写真下業株工（会社４、代理人 住　所　東京都立川市柴崎町３−９−１７鈴木ビル２階
［ｊ、補Ｉ［−により増加する発明の数７、補正の対象 明細書の発明の詳細な説明の欄及び図面の第３図８、補
正の内容 （１）、明細書箱１１頁８行目の「供給される。」を「
供給される。但、第４図は入力切換回路でＳＲ？、Ｓ　
Ｒ３が選択されているときの状態を示すものであって、
他のシフトレジスタが選択されているときはそれとＳ　
Ｒ、、Ｓ　Ｒ３とが置き換わる。」と訂正しまず。 （２）、同第２１頁頁Ｏ行［１の１−データがｊを１デ
ーが複数ビット（普通は４又は８ビツト）パラレルに」
と訂正します。 （３）、同第２１頁１４行［」と１５行目との間にＴ紀
の記載を加入します。 記 ［上記の説明において、第８図、第９図、第１０図は入
力切換回路でＳＲ２、ＳＲ３置き換わる。」 （４）、願書に添付した図面のうら、第３図を別紙の通
りに訂正します。 一以　　ヒー−−−

Claims (1)

1. 【特許請求の範囲】 １、被変換画像信号を所定の倍率に拡大又は縮小された
   画像信号に変換する画素密度変換方法において、所定倍
   率を整数ｍＸ　ｎで０覧として表わされるようにして、
   変換画素数ｍを周期として発生する変換コントロール信
   号に基づいて画素密度変換処理動作を行うようにしたこ
   とを特徴とする画素密度変換方法。 ２、被変換画像信号から所定倍率の拡大又は縮小画像信
   号を得る画素密度変換装置において、被変換画像信号を
   入力し、該被変換画像信号及び整数ｍ、ｎで表わされる
   所定倍率１％に対応し九変換コントロール信号を予め記
   憶する記憶手段と、この記憶手段に記憶された被変換画
   像信号を適宜読出し、前記変換コントロール信号に基づ
   いて演算処理する演算手段とを有することを特徴とする
   画素密度変換装置。 ３、前記変換コントロール信号によって、前記演算手段
   を構成する複数の演算式に対応した演算回路からの演算
   出力を前記ｍを周期として選択し得るようにした、特許
   請求の範囲の第２項に記載した画素密度変換装置。 ４、前記被変換画像信号の入力のタイミングに同期して
   画像密度変換をするようになした、特許請求の範囲の第
   ２項又は第３項に記載した画素密度変換装置。