JPS58184738A - 半導体製造方法 - Google Patents
半導体製造方法Info
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- JPS58184738A JPS58184738A JP5499883A JP5499883A JPS58184738A JP S58184738 A JPS58184738 A JP S58184738A JP 5499883 A JP5499883 A JP 5499883A JP 5499883 A JP5499883 A JP 5499883A JP S58184738 A JPS58184738 A JP S58184738A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装造方法に関し、更に詳細には、薄い
エピタキシャル層に形成されるバイポーラ半導体装置に
対し低い抵抗のサブコレクタ領域を併給する方法に関す
る。
エピタキシャル層に形成されるバイポーラ半導体装置に
対し低い抵抗のサブコレクタ領域を併給する方法に関す
る。
当該技術分野において周知の如く、バイポーラ集積向路
Ｓｊ装置は、第１の導電型の高抵抗半導体基板の上側表
面にエピタキシャル成長した反対の導電型の層を設けて
形成されるのか一般的である。
Ｓｊ装置は、第１の導電型の高抵抗半導体基板の上側表
面にエピタキシャル成長した反対の導電型の層を設けて
形成されるのか一般的である。
このエピタキシャル層はバイポーラ・トランジスタ・デ
バイスに対しコレクタ領域を供給するのに使用される。
バイスに対しコレクタ領域を供給するのに使用される。
このコレクタ領域の選択した領域にはトランジスタのベ
ース領域が形成され、そしてそのベース領域の選択した
領域にはエミッタ領域か形成される。エピタキシャル層
のコレクタ直列抵抗を減少させるために、サブ・コレク
タ即ちエピタキシャル層と同じ導電型の多量にドーグし
次領域が半導体基板の上側表面に形成される。
ース領域が形成され、そしてそのベース領域の選択した
領域にはエミッタ領域か形成される。エピタキシャル層
のコレクタ直列抵抗を減少させるために、サブ・コレク
タ即ちエピタキシャル層と同じ導電型の多量にドーグし
次領域が半導体基板の上側表面に形成される。
エピタキシャル層がシリコンで、そのエピタキシャル層
に形成される各バイポーラ・デバイスを電気的に分離す
るために二酸化シリコン分離技術が便用されるような場
合に、比較的薄いエピタキシャル層、即ち、典型的には
１乃至２マイクロメータ（１４ｍ ）の厚さでバイポー
ラ集積回路デバイスを形成することが望ましいことは、
当該技術分野において知られている。サブコレクタは、
典型的には、シリコン基板の表面に設けたマスクに形成
された慾を辿してドーパ７トを例えば拡散又は：：：１ イオく打ち込みすることに・よって形成される。ある技
術では、窓を設けたマスクの上にドーグした薄い二１￥
１！化シリコン層を堆積（被着）シ、次に、ドーグした
二酸化シリコン層からシリコン基板の予め鉢出してあっ
た部分にドーパントを移動させてサグコレクタ領域を形
成することを言んでいる。
に形成される各バイポーラ・デバイスを電気的に分離す
るために二酸化シリコン分離技術が便用されるような場
合に、比較的薄いエピタキシャル層、即ち、典型的には
１乃至２マイクロメータ（１４ｍ ）の厚さでバイポー
ラ集積回路デバイスを形成することが望ましいことは、
当該技術分野において知られている。サブコレクタは、
典型的には、シリコン基板の表面に設けたマスクに形成
された慾を辿してドーパ７トを例えば拡散又は：：：１ イオく打ち込みすることに・よって形成される。ある技
術では、窓を設けたマスクの上にドーグした薄い二１￥
１！化シリコン層を堆積（被着）シ、次に、ドーグした
二酸化シリコン層からシリコン基板の予め鉢出してあっ
た部分にドーパントを移動させてサグコレクタ領域を形
成することを言んでいる。
そのマスクとドーグし之層はその後で取り除かれ、エピ
タキシャル層かそのＭｉＴに処理された基板表面上に形
成される。
タキシャル層かそのＭｉＴに処理された基板表面上に形
成される。
低い面積抵抗のサブコレクタ領域を供給するのに高度の
ドーピングが必要な場合、薄い二酸化シリコン層の使用
は有効ではなく、一般にイオン打ち込み技術が使用され
る。薄いドープされた二酸化シリコン層の使用が実用的
でないのは、ドーパントがシリコン基板に移動させられ
るとき、高温処理が比較的長い期間性なわれるからであ
る。高温の使用、典型的には１２２０℃を８時間の間便
用することは、マイクロアロイ・ドーパント（即ち、ビ
ット又はロセ゛ット）を形ｂｙシ、その下のシリコン基
板の表面−重大なダメージを与える結果となるからであ
る。更に、イオン打ち込みの使用は、シリコン基板の表
面にダメージを与えることになる。そのような場合、ダ
メージを受けたシリコン基板の表面は続いて形成きれる
エピタキシャル層の結晶品質に悪影響を及は丁ことにな
る。
ドーピングが必要な場合、薄い二酸化シリコン層の使用
は有効ではなく、一般にイオン打ち込み技術が使用され
る。薄いドープされた二酸化シリコン層の使用が実用的
でないのは、ドーパントがシリコン基板に移動させられ
るとき、高温処理が比較的長い期間性なわれるからであ
る。高温の使用、典型的には１２２０℃を８時間の間便
用することは、マイクロアロイ・ドーパント（即ち、ビ
ット又はロセ゛ット）を形ｂｙシ、その下のシリコン基
板の表面−重大なダメージを与える結果となるからであ
る。更に、イオン打ち込みの使用は、シリコン基板の表
面にダメージを与えることになる。そのような場合、ダ
メージを受けたシリコン基板の表面は続いて形成きれる
エピタキシャル層の結晶品質に悪影響を及は丁ことにな
る。
本発明によれば、薄いエピタキシャル・バイポーラφデ
バイスの製造において、（３）積抵抗の低いサブコレク
タを設ける方法が提供される。窓をあけたマスクがシリ
コン基板の上側表面上に形成される。ドープされた多結
晶シリコン層がマスク上に、そして窓を通して鈷出した
基板の上側表面部分上に形成される。更に詳細には、真
性多結晶シリコンが、胤知の低圧化学的被着法（ＣＶＤ
）を使用してマスクされ念表面に形成される。その真性
多結晶シリコン層には、適当なドーパント、例えば砒素
又はアンチモンがイオン打ち込み又は他の方法（例えば
拡散）によって被着されてドーグされる。そのドーグさ
れ゛た、即ち主体（ホスト）の多結晶シリコン層内のド
ーパントはシリコン基板の上１１１１１ ＆面の部分に
林動芒せられ、比較的低い面積抵抗のサブコレクタ領域
が形成される。
バイスの製造において、（３）積抵抗の低いサブコレク
タを設ける方法が提供される。窓をあけたマスクがシリ
コン基板の上側表面上に形成される。ドープされた多結
晶シリコン層がマスク上に、そして窓を通して鈷出した
基板の上側表面部分上に形成される。更に詳細には、真
性多結晶シリコンが、胤知の低圧化学的被着法（ＣＶＤ
）を使用してマスクされ念表面に形成される。その真性
多結晶シリコン層には、適当なドーパント、例えば砒素
又はアンチモンがイオン打ち込み又は他の方法（例えば
拡散）によって被着されてドーグされる。そのドーグさ
れ゛た、即ち主体（ホスト）の多結晶シリコン層内のド
ーパントはシリコン基板の上１１１１１ ＆面の部分に
林動芒せられ、比較的低い面積抵抗のサブコレクタ領域
が形成される。
この工程によって、高い導電率のサブコレクタ領域が基
板に結晶的なダメージを与えることなく形成され、筒い
結晶品質の薄いエピタキシャル層の形成を可能にする、
史に、前８ピ技術によって、ドーパント及びシリコン基
板のマイクロアロイ化が、ドーパントを基板に移動させ
るのに使用される温度処理の時間を減少させることによ
って、軽減される。更に、ドーグされた、即ちホストの
多結晶シリコン層及び基板が同じ材料（即ちシリコン）
から成るので、多結晶シリコン層と基板との間のストレ
スが軽減され、基板の表面への結晶的ダメージが減少す
る。更に、ドーグされた多結晶シリコン層の便用によっ
て、処理工程をｆｌＪ′ｒたに付加することなく基板内
の不純物のｒツタリングを可能とする。
板に結晶的なダメージを与えることなく形成され、筒い
結晶品質の薄いエピタキシャル層の形成を可能にする、
史に、前８ピ技術によって、ドーパント及びシリコン基
板のマイクロアロイ化が、ドーパントを基板に移動させ
るのに使用される温度処理の時間を減少させることによ
って、軽減される。更に、ドーグされた、即ちホストの
多結晶シリコン層及び基板が同じ材料（即ちシリコン）
から成るので、多結晶シリコン層と基板との間のストレ
スが軽減され、基板の表面への結晶的ダメージが減少す
る。更に、ドーグされた多結晶シリコン層の便用によっ
て、処理工程をｆｌＪ′ｒたに付加することなく基板内
の不純物のｒツタリングを可能とする。
本発明を以下実施例に従って詳細に説明する。
第１図を参照すると、Ｐ形溝電性の１０〜５０Ω−ｍの
批抗率を有するシリコン基板１０が示される。二酸化シ
リコン１曽１２は周知の技術、ここでは熱酸化によって
シリコン基板１ｕの上に形成される。二酸化シリコン噛
の厚さはここでは１５．０００オングストロームである
。次にホトレゾスト層１４が二酸化シリコン鳴１２の上
に堆積される。ホトレジスト噛１４け怒１６を有するマ
スクのパターン（／６従って作られ、二酸化シリコン層
１２の一部を籍出し、窓１６は周知のホトリングラフ・
マスク技術又は化学的エツチング技術を便用して形成さ
れる。
批抗率を有するシリコン基板１０が示される。二酸化シ
リコン１曽１２は周知の技術、ここでは熱酸化によって
シリコン基板１ｕの上に形成される。二酸化シリコン噛
の厚さはここでは１５．０００オングストロームである
。次にホトレゾスト層１４が二酸化シリコン鳴１２の上
に堆積される。ホトレジスト噛１４け怒１６を有するマ
スクのパターン（／６従って作られ、二酸化シリコン層
１２の一部を籍出し、窓１６は周知のホトリングラフ・
マスク技術又は化学的エツチング技術を便用して形成さ
れる。
Ｗ、２図において、ホトレジストＮ１１４ （ｆｉ１図
）内の窓１６（第１図）によって露出された二酸化シリ
コン１胃１２の部分は、周知の技術を使用して化学的に
エツチングされ、そこに窓１７を形成する。ホトレジス
ト層１４（第１図）は周知の処理によって除去され、真
性多結晶シリコン層１８が、その表面上に、ν１ｊち二
酸什シリコン層の残った部分の表面と二酸化シリコンｒ
ｔ１１２に形成された窓ｔりを通してシリコン基板１０
の露出した表面との上ニ、２，０００オングストローム
の厚さで形成される。Ｘ性多結６７９３７層１８は、周
知の処理、ここでは低圧の化学的被着法（′Ｃ１ＶＤ）
を使用して形成される。
）内の窓１６（第１図）によって露出された二酸化シリ
コン１胃１２の部分は、周知の技術を使用して化学的に
エツチングされ、そこに窓１７を形成する。ホトレジス
ト層１４（第１図）は周知の処理によって除去され、真
性多結晶シリコン層１８が、その表面上に、ν１ｊち二
酸什シリコン層の残った部分の表面と二酸化シリコンｒ
ｔ１１２に形成された窓ｔりを通してシリコン基板１０
の露出した表面との上ニ、２，０００オングストローム
の厚さで形成される。Ｘ性多結６７９３７層１８は、周
知の処理、ここでは低圧の化学的被着法（′Ｃ１ＶＤ）
を使用して形成される。
第６図において、適当なｎ杉ドーパント、ここでは砒素
又はアンチモンが真性多結晶シリコン噛１８にイオン打
ち込み、又は他の方法（例えば拡散）によって被着され
、ｎ形溝電性のドープされた多結晶シリコン層１８′が
形成される。ここでは砒素原子１９が、真性多結晶シリ
コン層１８に１５０ Ｋｅｙ −、８Ｘ １０１５／ｃ
ａ の打ち込み量でイオン打ち込みが行なわれる。そ
の表面は不活性ガス（ここでは窒素）中で９００℃の＠
変で６ｏ分間アニールされる。その結果、ドープされた
多結晶シリコンＩｉ＃１８’は砒素（又はアンチモン）
に対しホスト、即ち、ｎ形導電性ドーパントに対しホス
トとなる。
又はアンチモンが真性多結晶シリコン噛１８にイオン打
ち込み、又は他の方法（例えば拡散）によって被着され
、ｎ形溝電性のドープされた多結晶シリコン層１８′が
形成される。ここでは砒素原子１９が、真性多結晶シリ
コン層１８に１５０ Ｋｅｙ −、８Ｘ １０１５／ｃ
ａ の打ち込み量でイオン打ち込みが行なわれる。そ
の表面は不活性ガス（ここでは窒素）中で９００℃の＠
変で６ｏ分間アニールされる。その結果、ドープされた
多結晶シリコンＩｉ＃１８’は砒素（又はアンチモン）
に対しホスト、即ち、ｎ形導電性ドーパントに対しホス
トとなる。
次に、Ｗ、４図において、ｒ−グされた真性多結晶シリ
コン層１８′内に打ち込まれた、又は他の方法で被着さ
れたドーパントは、シリコン基板１０の衣ＩＪ下に移動
させらねて低い面積抵抗のサブコレクタ領域２１を形成
する。０そのドーパントは、ここでは約２時聞手、１２
″′２０℃の温度の炉内に置くことによってホスト多結
晶シリコン層１８′から＃動させられる。そのような状
態の下で、低い面積抵抗の、ｎ杉導宙性のサブコレクタ
領域２１かドーヒンダ濃！２ Ｘ １０１９原子／ｄで
形成され、面積抵抗が１ｏ、＋’−ムと、久る。ここで
、ホスト層（即ち、多結晶シリコン層１８）はその下の
基板と同じ材＊＋（即ち、両方ともシリコン）で作られ
るので、ドーパント及びシリコン基板のマイクロアロイ
が減少されることは注目すべきである。更に、多結晶シ
リコンｍ１８の便用はシリコン基板１０内の不純靴１の
ケゞツタリングを可能とする。
コン層１８′内に打ち込まれた、又は他の方法で被着さ
れたドーパントは、シリコン基板１０の衣ＩＪ下に移動
させらねて低い面積抵抗のサブコレクタ領域２１を形成
する。０そのドーパントは、ここでは約２時聞手、１２
″′２０℃の温度の炉内に置くことによってホスト多結
晶シリコン層１８′から＃動させられる。そのような状
態の下で、低い面積抵抗の、ｎ杉導宙性のサブコレクタ
領域２１かドーヒンダ濃！２ Ｘ １０１９原子／ｄで
形成され、面積抵抗が１ｏ、＋’−ムと、久る。ここで
、ホスト層（即ち、多結晶シリコン層１８）はその下の
基板と同じ材＊＋（即ち、両方ともシリコン）で作られ
るので、ドーパント及びシリコン基板のマイクロアロイ
が減少されることは注目すべきである。更に、多結晶シ
リコンｍ１８の便用はシリコン基板１０内の不純靴１の
ケゞツタリングを可能とする。
第５ン」において、繭述の様に形成された構造体は湿潤
酸化雰囲気中（、１０２５℃）に７５分間置かれ、多結
晶シリコン層１８“（第４図）を二酸化シリコンに変換
し、シリコン基板表面の上部ｉ、ｏｏｏオングストロー
ムをニー化シリコンに変換する。多結晶シリコン層の下
のシリコン基板１０の一部が二酸化シリコンに変化する
速度はより埋い二酸化シリコン１１１２の下のシリコン
基板の一部が変化する速度よジも速いので、１．ＯＤＤ
オングストロームの凹Ｆ’）ｒ２２がシリコン基板１０
に生じ後続のマスク整列段階で使用される。
酸化雰囲気中（、１０２５℃）に７５分間置かれ、多結
晶シリコン層１８“（第４図）を二酸化シリコンに変換
し、シリコン基板表面の上部ｉ、ｏｏｏオングストロー
ムをニー化シリコンに変換する。多結晶シリコン層の下
のシリコン基板１０の一部が二酸化シリコンに変化する
速度はより埋い二酸化シリコン１１１２の下のシリコン
基板の一部が変化する速度よジも速いので、１．ＯＤＤ
オングストロームの凹Ｆ’）ｒ２２がシリコン基板１０
に生じ後続のマスク整列段階で使用される。
次の第６図において、二酸化シリコンｒｔａ１９（第５
図）は絢知の処理によって除去される。次に、シリコン
のｎ＃４”ｋ性エピタキシャル層２６が周知の技術を使
用して１〜２μｍの厚さに成長される。ここで、ｎ形導
電性領域２１（ｆ、５図）内のドーパントのいくつかは
エピタキシャル層２３の底部に拡散して図示の如くサブ
コレクタ領域２１′を形成することは注目すべきである
。エピタキシャルｒ＠２３の上側表面は周知の態様で与
えられる窓でマスクされ、分離領域が形成されるべきエ
ピタキシャル層２３の表面の部分を露出する。
図）は絢知の処理によって除去される。次に、シリコン
のｎ＃４”ｋ性エピタキシャル層２６が周知の技術を使
用して１〜２μｍの厚さに成長される。ここで、ｎ形導
電性領域２１（ｆ、５図）内のドーパントのいくつかは
エピタキシャル層２３の底部に拡散して図示の如くサブ
コレクタ領域２１′を形成することは注目すべきである
。エピタキシャルｒ＠２３の上側表面は周知の態様で与
えられる窓でマスクされ、分離領域が形成されるべきエ
ピタキシャル層２３の表面の部分を露出する。
この分離領域は化学的エツチングによってエピタキシャ
ル層２６の半分泣まで設けられ、次に熱酸、化によって
二酸化ンソコン分離領域２５が基板１Ｕの上側表面から
エピタキシャルｒ＠２６の上側表向付近まで伸びて形成
される。別の方法として、二酸化シリコン分離領域２５
はエピタキシャル層２３の上側表面からエピタキシャル
層２３の一部だけに下方に伸長し、Ｐ形４電性領域が二
酸化シリコン領域２５の底部と基板１０との間に形成さ
れるようにすることも可能である０次に、Ｐ形導重性ベ
ース１域２７がエピタキシャル層２６内に形成され、ｎ
形専電性エミッタ領域２９がベース領域２７の内部に形
成され、更にｎ形溝電性コレクタ・コンタクト領域がエ
ピタキシャル層２６内に形成される。ベース、エミッタ
及びコビクタのコンタクト領域２７，２９．３１の形成
に続いて、エミッタ、ベース及びコレクタ・コンタクト
６０゜３２、ろ４が二酸化シリコンｌ１ｉｉ３５内に形
成された開口を通して設けられ、第６図に示すｎ−ｐ−
ｎトランジスタが形成される。
ル層２６の半分泣まで設けられ、次に熱酸、化によって
二酸化ンソコン分離領域２５が基板１Ｕの上側表面から
エピタキシャルｒ＠２６の上側表向付近まで伸びて形成
される。別の方法として、二酸化シリコン分離領域２５
はエピタキシャル層２３の上側表面からエピタキシャル
層２３の一部だけに下方に伸長し、Ｐ形４電性領域が二
酸化シリコン領域２５の底部と基板１０との間に形成さ
れるようにすることも可能である０次に、Ｐ形導重性ベ
ース１域２７がエピタキシャル層２６内に形成され、ｎ
形専電性エミッタ領域２９がベース領域２７の内部に形
成され、更にｎ形溝電性コレクタ・コンタクト領域がエ
ピタキシャル層２６内に形成される。ベース、エミッタ
及びコビクタのコンタクト領域２７，２９．３１の形成
に続いて、エミッタ、ベース及びコレクタ・コンタクト
６０゜３２、ろ４が二酸化シリコンｌ１ｉｉ３５内に形
成された開口を通して設けられ、第６図に示すｎ−ｐ−
ｎトランジスタが形成される。
本発明を以上実施例に従って説明したが、本発明の範囲
内で変更及び修正が可能であることは当業者には明らか
である。
内で変更及び修正が可能であることは当業者には明らか
である。
第１図乃至第６図は、本発明により形成される集積回路
の一８１Ｘを簡略化して示す各製造段階の断面図である
。 １１．、 、、ＩＩ（符号ｍｌ明） １０：基板 １２，１９：二峻化シリコーン層１
４：ホトレジスト層１６．１７： 窓１８二油性多結
晶シリコン層 ２１：サブコレクタ領域 ２６：エピタキシャル１會 ２７：ベース領域 ２９：エミッタ頭載特許出願人
レイセオンやカンパニー（外４名）
の一８１Ｘを簡略化して示す各製造段階の断面図である
。 １１．、 、、ＩＩ（符号ｍｌ明） １０：基板 １２，１９：二峻化シリコーン層１
４：ホトレジスト層１６．１７： 窓１８二油性多結
晶シリコン層 ２１：サブコレクタ領域 ２６：エピタキシャル１會 ２７：ベース領域 ２９：エミッタ頭載特許出願人
レイセオンやカンパニー（外４名）
Claims (3)
- （１）（イ） シリコン基板を設け、 （ロ）Ｍｒｌ記基板基板面上に基板の表面の一部を露出
する開口を有するマスクを形成し、ｅつ 前記マスク
の上及び前記開口を通して前記基板の露出された表面部
分にドーグされた多結晶シリコン層を形成し、 に）前記ドーグされた多結晶シリコン層のドーパントを
前記シリコン基板の露出された表面部分に移動させてサ
ブコレクタ領域を形成し、 （ホ）前記多結晶シリコン層を除去し、（へ）ｍｌ前記
リコン基板と該基板内に形成されたサブコレクタ領域と
の上にエビタキ・ シャル層を形成する、 スナップから構成される、半導体構造体にサブコレクタ
領域をル２成する方法。 - （２） 前記基板内に前記サブコレクタと整列した凹
所が形成される特許請求の範囲第（１）項記載の方法０ - （３）前記ドープされた多結晶シリコン層が、前記マス
クされた表面上に真性多結晶シリコン層を被着し、ｎｔ
ｆｉｄ真性多結晶シリコン層にドーパントを被着するこ
とによって形成される特許請求の範囲第（２）項記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US36336682A | 1982-03-30 | 1982-03-30 | |
| US363366 | 1982-03-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58184738A true JPS58184738A (ja) | 1983-10-28 |
Family
ID=23429936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5499883A Pending JPS58184738A (ja) | 1982-03-30 | 1983-03-30 | 半導体製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184738A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015133412A (ja) * | 2014-01-14 | 2015-07-23 | 三菱電機株式会社 | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515214A (en) * | 1978-07-20 | 1980-02-02 | Oki Electric Ind Co Ltd | Manufacturing method of semiconductor intergrated circuit |
| JPS571226A (en) * | 1980-06-03 | 1982-01-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor substrate with buried diffusion layer |
-
1983
- 1983-03-30 JP JP5499883A patent/JPS58184738A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5515214A (en) * | 1978-07-20 | 1980-02-02 | Oki Electric Ind Co Ltd | Manufacturing method of semiconductor intergrated circuit |
| JPS571226A (en) * | 1980-06-03 | 1982-01-06 | Nippon Telegr & Teleph Corp <Ntt> | Manufacture of semiconductor substrate with buried diffusion layer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015133412A (ja) * | 2014-01-14 | 2015-07-23 | 三菱電機株式会社 | 半導体装置の製造方法 |
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