JPS58182874A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
- Publication number
- JPS58182874A JPS58182874A JP57066714A JP6671482A JPS58182874A JP S58182874 A JPS58182874 A JP S58182874A JP 57066714 A JP57066714 A JP 57066714A JP 6671482 A JP6671482 A JP 6671482A JP S58182874 A JPS58182874 A JP S58182874A
- Authority
- JP
- Japan
- Prior art keywords
- amorphous silicon
- layer
- semiconductor layer
- tpt
- silicon semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアモルファスシリコンを半導体層として用いる
逆スタツガ−型の薄膜トランジスタの製造方法に関する
ものである。
逆スタツガ−型の薄膜トランジスタの製造方法に関する
ものである。
逆スタツガ−型の薄膜トランジスタ(以下TPTと略す
)は、第1図にその断面構造を示したように、絶縁性の
基板1上に、ゲート電極2、絶縁体層3、プラズマ化学
蒸着法(以下、プラズマCvD法と略す)で作製したア
モルファスシリコン半導体層4、さらにその上にソース
、ドレイン電極5゜5′の薄膜を形成したものである。
)は、第1図にその断面構造を示したように、絶縁性の
基板1上に、ゲート電極2、絶縁体層3、プラズマ化学
蒸着法(以下、プラズマCvD法と略す)で作製したア
モルファスシリコン半導体層4、さらにその上にソース
、ドレイン電極5゜5′の薄膜を形成したものである。
この逆スタッガれた絶縁性基板1上の比較的凹凸の少な
い面上に作製しているため、ピンホールやクラックの少
ない良質の絶縁体層3を形成することができる。このこ
とは、ソース、ドレイン電極5,5′間の電流(以下、
ソース・ドレイン電流と云う)がゲート電極2側に流れ
てしまうゲートリーク電流を防止できるという点で大き
な利点となる。しかしながら、このような構成のTPT
においては、半導体層4の表面が露出するために汚染さ
れ易く、ソース、ドレイン電極6,5′と半導体層4と
の間になんらかのバリヤーが生じる。したがって、この
逆スタツガ−型のTPTにおいては、ソース、ドレ3
− イン電極6,6′を形成する際に半導体層4とオーミン
クな接触が取れるかどうかが大きな問題であり、このこ
とがTPTの特性を大きく左右する。
い面上に作製しているため、ピンホールやクラックの少
ない良質の絶縁体層3を形成することができる。このこ
とは、ソース、ドレイン電極5,5′間の電流(以下、
ソース・ドレイン電流と云う)がゲート電極2側に流れ
てしまうゲートリーク電流を防止できるという点で大き
な利点となる。しかしながら、このような構成のTPT
においては、半導体層4の表面が露出するために汚染さ
れ易く、ソース、ドレイン電極6,5′と半導体層4と
の間になんらかのバリヤーが生じる。したがって、この
逆スタツガ−型のTPTにおいては、ソース、ドレ3
− イン電極6,6′を形成する際に半導体層4とオーミン
クな接触が取れるかどうかが大きな問題であり、このこ
とがTPTの特性を大きく左右する。
従来、このよう々プラズマCVD法により作製したアモ
ルファスシリコン層上にオーミンクな接触を取る際には
、シリコンウエノ・−を用いたICの製造プロセスを模
倣している。ICの製造プロセスにおいては、n型Si
基板にA/主電極形成する際、原子価が4価の81に対
し、原子価が5価であるP原子等の不純物を拡散して表
面層を討型にした後、この上にAl電極を形成している
。
ルファスシリコン層上にオーミンクな接触を取る際には
、シリコンウエノ・−を用いたICの製造プロセスを模
倣している。ICの製造プロセスにおいては、n型Si
基板にA/主電極形成する際、原子価が4価の81に対
し、原子価が5価であるP原子等の不純物を拡散して表
面層を討型にした後、この上にAl電極を形成している
。
これは、Alを拡散したSi層はp型であるため、人β
電極をそのま首形成すると、Si基板との間にp−n接
合が生じてし捷い、Siの基板との間にオーミックな接
触がとれないので、先にS1層に不純物を拡散して討層
を形成し、Alが後の工程で熱履歴がかかった時に基板
中に拡散してp型になったとしても、先につけたn 層
により緩和され、電極とオーミックな接触がとれるよう
にしている。
電極をそのま首形成すると、Si基板との間にp−n接
合が生じてし捷い、Siの基板との間にオーミックな接
触がとれないので、先にS1層に不純物を拡散して討層
を形成し、Alが後の工程で熱履歴がかかった時に基板
中に拡散してp型になったとしても、先につけたn 層
により緩和され、電極とオーミックな接触がとれるよう
にしている。
この方法を、上記逆スタツガ−型のTPTの作製にその
捷ま適応して、アモルファス7リコン層の表面にn 層
を形成してからAl電極を設ける方法が従来から採用さ
れているが、この方法にはいくつかの問題点がある。第
1の問題点として、不純物を拡散して討層を形成するた
めには、プラズマCVD法でアモル゛ファスシリコン層
を形成スる際に、シランガスにフォスフイン等のガスを
混ぜる必要があるが、このような不純物拡散用のガスは
、吸着性が強いために反応室を汚損し、反応器の管理と
いう点で多大な注意を必要とする。第2の問題点として
、不純物を拡散したアモルファスシリコン層は不純物を
拡散しない場合に較べてエツチングが困難であり、微細
加工を必要とする場合非常に不利となる。第3の問題点
として、この方法で電極を形成したものでも、印加でき
る電界が10vcm 以下に限られる。
捷ま適応して、アモルファス7リコン層の表面にn 層
を形成してからAl電極を設ける方法が従来から採用さ
れているが、この方法にはいくつかの問題点がある。第
1の問題点として、不純物を拡散して討層を形成するた
めには、プラズマCVD法でアモル゛ファスシリコン層
を形成スる際に、シランガスにフォスフイン等のガスを
混ぜる必要があるが、このような不純物拡散用のガスは
、吸着性が強いために反応室を汚損し、反応器の管理と
いう点で多大な注意を必要とする。第2の問題点として
、不純物を拡散したアモルファスシリコン層は不純物を
拡散しない場合に較べてエツチングが困難であり、微細
加工を必要とする場合非常に不利となる。第3の問題点
として、この方法で電極を形成したものでも、印加でき
る電界が10vcm 以下に限られる。
本発明はこのような従来の欠点を除去し、アモルファス
シリコン層に不純物を拡散することなく直接電極を形成
できる方法を提供するものである。
シリコン層に不純物を拡散することなく直接電極を形成
できる方法を提供するものである。
6ページ
すなわち、本発明では逆スタツガ−型のTPTを作製す
る際に、−耳形成したアモルファスシリコン層の表面層
をエツチングによって除去した後にAl等のソース、ド
レイン電極を形成しており、本発明によればアモルファ
スシリコン層との間のオーミックな接触が可能となる。
る際に、−耳形成したアモルファスシリコン層の表面層
をエツチングによって除去した後にAl等のソース、ド
レイン電極を形成しており、本発明によればアモルファ
スシリコン層との間のオーミックな接触が可能となる。
以下、本発明の製造方法について詳述する。一般に、プ
ラズマCVD法により形成されたアモルファスシリコン
層の表面は、単結晶シリコンと比較して表面積が大きく
、それだけ酸化されやすい。
ラズマCVD法により形成されたアモルファスシリコン
層の表面は、単結晶シリコンと比較して表面積が大きく
、それだけ酸化されやすい。
また、アモルファスシリコン層の形成後にこれを所定の
パターンに加工する工程がはいると、A1等のソース、
ドレイン電極を形成する前にアモルファスシリコン層の
表面は雰囲気およびレジストやレジスト現像液等にさら
されることになるため表面状態が変化しやすい。本発明
において採用しているソース、ドレイン電極を形成する
前にアモルファスシリコン層の表面をエツチングして除
去する処理は、表面にできた変化層を落とし、汚染のな
いきれいなアモルファスシリコン層を露出さ6ペーー゛ せる効果があるものと考えられる。なお、一般にICの
製造プロセスでは、電極形成前にスライドエッチと呼ば
れる、表面層を数10人エツチングして汚染された表面
層を取り除く工程が入れられるが、本発明はこの方法と
は異なり、アモルファスシリコン層の表面を1,00人
〜1000人程度エツチングするものであり、この処理
を行うことによりTPTの特性を向上させることができ
る。
パターンに加工する工程がはいると、A1等のソース、
ドレイン電極を形成する前にアモルファスシリコン層の
表面は雰囲気およびレジストやレジスト現像液等にさら
されることになるため表面状態が変化しやすい。本発明
において採用しているソース、ドレイン電極を形成する
前にアモルファスシリコン層の表面をエツチングして除
去する処理は、表面にできた変化層を落とし、汚染のな
いきれいなアモルファスシリコン層を露出さ6ペーー゛ せる効果があるものと考えられる。なお、一般にICの
製造プロセスでは、電極形成前にスライドエッチと呼ば
れる、表面層を数10人エツチングして汚染された表面
層を取り除く工程が入れられるが、本発明はこの方法と
は異なり、アモルファスシリコン層の表面を1,00人
〜1000人程度エツチングするものであり、この処理
を行うことによりTPTの特性を向上させることができ
る。
特に、表面層を300人〜500人エツチング除去する
場合が、歩止まりやTPT特性の点で優れている。第2
図[有])に示したように、100人未満のエツチング
では、第2図(−)に示したエツチングしない場合の特
性に比べ、多少改善された結果を得られるが、TPTの
特性としては、ゲート電圧に対するソース・ドレイン電
流の増加は小さい。
場合が、歩止まりやTPT特性の点で優れている。第2
図[有])に示したように、100人未満のエツチング
では、第2図(−)に示したエツチングしない場合の特
性に比べ、多少改善された結果を得られるが、TPTの
特性としては、ゲート電圧に対するソース・ドレイン電
流の増加は小さい。
TPTにおいてはゲート電圧に対するソース・ドレイン
電流の増加が大きい程良いわけであるが、エツチングを
1oo入〜1000人行なった場合TPTの特性の向上
は著しく、第2図(C)には300人〜500人のエツ
チングを行った場合のTPT7ページ の特性の一例を示す。ただし、第2図(a) 、 (b
) 、 (C)に示したTPTの特性は、ソース、ドレ
インの各電極間に30Vの電圧を印加し、ゲート電極に
電圧を○Vから4oViで変化させたときの、ソース・
ドレイン電流を測定したものであり、TPTのチャンネ
ル長は40/1m、チャンネル幅は150μmである。
電流の増加が大きい程良いわけであるが、エツチングを
1oo入〜1000人行なった場合TPTの特性の向上
は著しく、第2図(C)には300人〜500人のエツ
チングを行った場合のTPT7ページ の特性の一例を示す。ただし、第2図(a) 、 (b
) 、 (C)に示したTPTの特性は、ソース、ドレ
インの各電極間に30Vの電圧を印加し、ゲート電極に
電圧を○Vから4oViで変化させたときの、ソース・
ドレイン電流を測定したものであり、TPTのチャンネ
ル長は40/1m、チャンネル幅は150μmである。
なお、1000人を超えるエツチングを行った場合には
、アモルファスシリコン層の下部に設けられている絶縁
層体4に対するダメージの影響が大きく、このだめにゲ
ートリークが増し、TPTの特性が損われる。しかも、
アモルファスシリコン層を1000Å以上エツチングす
ることはコスト的に云っても損失となる。
、アモルファスシリコン層の下部に設けられている絶縁
層体4に対するダメージの影響が大きく、このだめにゲ
ートリークが増し、TPTの特性が損われる。しかも、
アモルファスシリコン層を1000Å以上エツチングす
ることはコスト的に云っても損失となる。
以上の説明から明らかなように、本発明の製造方法を採
用すれば、従来性なわれてきた不純物の拡散工程がなく
なるために、不純物ガスによる反応器内の汚損の心配が
なく々す、アモルファスシリコン層の加工が容易になり
生産コストの面でも有利で、しかも、TPTの特性が著
しく向上するため、その産業上の価値は犬なるものがあ
る。
用すれば、従来性なわれてきた不純物の拡散工程がなく
なるために、不純物ガスによる反応器内の汚損の心配が
なく々す、アモルファスシリコン層の加工が容易になり
生産コストの面でも有利で、しかも、TPTの特性が著
しく向上するため、その産業上の価値は犬なるものがあ
る。
第1図は本発明の方法により得られる逆スタツガ−型の
TPTの構造を示す断面図、第2図(a)。 ■) 、 (C)は第1図の構造のTPTにおけるエツ
チングの有無およびエツチング量の多少によるゲート電
圧とソース・ドレイン電流との関係を示す各特性図であ
る。 1・・・・・・絶縁性の基板、2・・・・・ゲート電極
、3・・・・・・絶縁体層、4・・・・・・アモルファ
スシリコン半導体層、5・・・・・・ソース電極、5′
・・・・・・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 り′ 第2図 ケ゛−ト1釘1F−(v) γ−)−電圧(V)
TPTの構造を示す断面図、第2図(a)。 ■) 、 (C)は第1図の構造のTPTにおけるエツ
チングの有無およびエツチング量の多少によるゲート電
圧とソース・ドレイン電流との関係を示す各特性図であ
る。 1・・・・・・絶縁性の基板、2・・・・・ゲート電極
、3・・・・・・絶縁体層、4・・・・・・アモルファ
スシリコン半導体層、5・・・・・・ソース電極、5′
・・・・・・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
図 り′ 第2図 ケ゛−ト1釘1F−(v) γ−)−電圧(V)
Claims (1)
- ゲート電極を設けた絶縁性の基板上に前記ゲート電極を
覆うごとく絶縁層を形成し、この絶縁層上にプラズマ化
学蒸着法によってアモルファスシリコン半導体層を形成
し、更に、このアモルファスシリコン半導体層上の所定
の領域にソースおよびドレイン電極を形成して逆スタツ
ガ−型の薄膜トランジスタを製造するに際し、前記アモ
ルファスシリコン半導体層を形成した後、このアモルフ
ァスシリコン半導体層の表面層をエツチングによって除
去することを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57066714A JPS58182874A (ja) | 1982-04-20 | 1982-04-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57066714A JPS58182874A (ja) | 1982-04-20 | 1982-04-20 | 薄膜トランジスタの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58182874A true JPS58182874A (ja) | 1983-10-25 |
Family
ID=13323853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57066714A Pending JPS58182874A (ja) | 1982-04-20 | 1982-04-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58182874A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63293981A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5574136A (en) * | 1978-11-28 | 1980-06-04 | Nec Home Electronics Ltd | Formation of ohmic electrode |
-
1982
- 1982-04-20 JP JP57066714A patent/JPS58182874A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5574136A (en) * | 1978-11-28 | 1980-06-04 | Nec Home Electronics Ltd | Formation of ohmic electrode |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63293981A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
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