JPS58182874A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPS58182874A JPS58182874A JP6671482A JP6671482A JPS58182874A JP S58182874 A JPS58182874 A JP S58182874A JP 6671482 A JP6671482 A JP 6671482A JP 6671482 A JP6671482 A JP 6671482A JP S58182874 A JPS58182874 A JP S58182874A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアモルファスシリコンを半導体層として用いる
逆スタツガ−型の薄膜トランジスタの製造方法に関する
ものである。
逆スタツガ−型の薄膜トランジスタの製造方法に関する
ものである。
逆スタツガ−型の薄膜トランジスタ（以下ＴＰＴと略す
）は、第１図にその断面構造を示したように、絶縁性の
基板１上に、ゲート電極２、絶縁体層３、プラズマ化学
蒸着法（以下、プラズマＣｖＤ法と略す）で作製したア
モルファスシリコン半導体層４、さらにその上にソース
、ドレイン電極５゜５′の薄膜を形成したものである。
）は、第１図にその断面構造を示したように、絶縁性の
基板１上に、ゲート電極２、絶縁体層３、プラズマ化学
蒸着法（以下、プラズマＣｖＤ法と略す）で作製したア
モルファスシリコン半導体層４、さらにその上にソース
、ドレイン電極５゜５′の薄膜を形成したものである。
この逆スタッガれた絶縁性基板１上の比較的凹凸の少な
い面上に作製しているため、ピンホールやクラックの少
ない良質の絶縁体層３を形成することができる。このこ
とは、ソース、ドレイン電極５，５′間の電流（以下、
ソース・ドレイン電流と云う）がゲート電極２側に流れ
てしまうゲートリーク電流を防止できるという点で大き
な利点となる。しかしながら、このような構成のＴＰＴ
においては、半導体層４の表面が露出するために汚染さ
れ易く、ソース、ドレイン電極６，５′と半導体層４と
の間になんらかのバリヤーが生じる。したがって、この
逆スタツガ−型のＴＰＴにおいては、ソース、ドレ３
− イン電極６，６′を形成する際に半導体層４とオーミン
クな接触が取れるかどうかが大きな問題であり、このこ
とがＴＰＴの特性を大きく左右する。
い面上に作製しているため、ピンホールやクラックの少
ない良質の絶縁体層３を形成することができる。このこ
とは、ソース、ドレイン電極５，５′間の電流（以下、
ソース・ドレイン電流と云う）がゲート電極２側に流れ
てしまうゲートリーク電流を防止できるという点で大き
な利点となる。しかしながら、このような構成のＴＰＴ
においては、半導体層４の表面が露出するために汚染さ
れ易く、ソース、ドレイン電極６，５′と半導体層４と
の間になんらかのバリヤーが生じる。したがって、この
逆スタツガ−型のＴＰＴにおいては、ソース、ドレ３
− イン電極６，６′を形成する際に半導体層４とオーミン
クな接触が取れるかどうかが大きな問題であり、このこ
とがＴＰＴの特性を大きく左右する。
従来、このよう々プラズマＣＶＤ法により作製したアモ
ルファスシリコン層上にオーミンクな接触を取る際には
、シリコンウエノ・−を用いたＩＣの製造プロセスを模
倣している。ＩＣの製造プロセスにおいては、ｎ型Ｓｉ
基板にＡ／主電極形成する際、原子価が４価の８１に対
し、原子価が５価であるＰ原子等の不純物を拡散して表
面層を討型にした後、この上にＡｌ電極を形成している
。
ルファスシリコン層上にオーミンクな接触を取る際には
、シリコンウエノ・−を用いたＩＣの製造プロセスを模
倣している。ＩＣの製造プロセスにおいては、ｎ型Ｓｉ
基板にＡ／主電極形成する際、原子価が４価の８１に対
し、原子価が５価であるＰ原子等の不純物を拡散して表
面層を討型にした後、この上にＡｌ電極を形成している
。
これは、Ａｌを拡散したＳｉ層はｐ型であるため、人β
電極をそのま首形成すると、Ｓｉ基板との間にｐ−ｎ接
合が生じてし捷い、Ｓｉの基板との間にオーミックな接
触がとれないので、先にＳ１層に不純物を拡散して討層
を形成し、Ａｌが後の工程で熱履歴がかかった時に基板
中に拡散してｐ型になったとしても、先につけたｎ 層
により緩和され、電極とオーミックな接触がとれるよう
にしている。
電極をそのま首形成すると、Ｓｉ基板との間にｐ−ｎ接
合が生じてし捷い、Ｓｉの基板との間にオーミックな接
触がとれないので、先にＳ１層に不純物を拡散して討層
を形成し、Ａｌが後の工程で熱履歴がかかった時に基板
中に拡散してｐ型になったとしても、先につけたｎ 層
により緩和され、電極とオーミックな接触がとれるよう
にしている。
この方法を、上記逆スタツガ−型のＴＰＴの作製にその
捷ま適応して、アモルファス７リコン層の表面にｎ 層
を形成してからＡｌ電極を設ける方法が従来から採用さ
れているが、この方法にはいくつかの問題点がある。第
１の問題点として、不純物を拡散して討層を形成するた
めには、プラズマＣＶＤ法でアモル゛ファスシリコン層
を形成スる際に、シランガスにフォスフイン等のガスを
混ぜる必要があるが、このような不純物拡散用のガスは
、吸着性が強いために反応室を汚損し、反応器の管理と
いう点で多大な注意を必要とする。第２の問題点として
、不純物を拡散したアモルファスシリコン層は不純物を
拡散しない場合に較べてエツチングが困難であり、微細
加工を必要とする場合非常に不利となる。第３の問題点
として、この方法で電極を形成したものでも、印加でき
る電界が１０ｖｃｍ 以下に限られる。
捷ま適応して、アモルファス７リコン層の表面にｎ 層
を形成してからＡｌ電極を設ける方法が従来から採用さ
れているが、この方法にはいくつかの問題点がある。第
１の問題点として、不純物を拡散して討層を形成するた
めには、プラズマＣＶＤ法でアモル゛ファスシリコン層
を形成スる際に、シランガスにフォスフイン等のガスを
混ぜる必要があるが、このような不純物拡散用のガスは
、吸着性が強いために反応室を汚損し、反応器の管理と
いう点で多大な注意を必要とする。第２の問題点として
、不純物を拡散したアモルファスシリコン層は不純物を
拡散しない場合に較べてエツチングが困難であり、微細
加工を必要とする場合非常に不利となる。第３の問題点
として、この方法で電極を形成したものでも、印加でき
る電界が１０ｖｃｍ 以下に限られる。
本発明はこのような従来の欠点を除去し、アモルファス
シリコン層に不純物を拡散することなく直接電極を形成
できる方法を提供するものである。
シリコン層に不純物を拡散することなく直接電極を形成
できる方法を提供するものである。
６ページ
すなわち、本発明では逆スタツガ−型のＴＰＴを作製す
る際に、−耳形成したアモルファスシリコン層の表面層
をエツチングによって除去した後にＡｌ等のソース、ド
レイン電極を形成しており、本発明によればアモルファ
スシリコン層との間のオーミックな接触が可能となる。
る際に、−耳形成したアモルファスシリコン層の表面層
をエツチングによって除去した後にＡｌ等のソース、ド
レイン電極を形成しており、本発明によればアモルファ
スシリコン層との間のオーミックな接触が可能となる。
以下、本発明の製造方法について詳述する。一般に、プ
ラズマＣＶＤ法により形成されたアモルファスシリコン
層の表面は、単結晶シリコンと比較して表面積が大きく
、それだけ酸化されやすい。
ラズマＣＶＤ法により形成されたアモルファスシリコン
層の表面は、単結晶シリコンと比較して表面積が大きく
、それだけ酸化されやすい。
また、アモルファスシリコン層の形成後にこれを所定の
パターンに加工する工程がはいると、Ａ１等のソース、
ドレイン電極を形成する前にアモルファスシリコン層の
表面は雰囲気およびレジストやレジスト現像液等にさら
されることになるため表面状態が変化しやすい。本発明
において採用しているソース、ドレイン電極を形成する
前にアモルファスシリコン層の表面をエツチングして除
去する処理は、表面にできた変化層を落とし、汚染のな
いきれいなアモルファスシリコン層を露出さ６ペーー゛ せる効果があるものと考えられる。なお、一般にＩＣの
製造プロセスでは、電極形成前にスライドエッチと呼ば
れる、表面層を数１０人エツチングして汚染された表面
層を取り除く工程が入れられるが、本発明はこの方法と
は異なり、アモルファスシリコン層の表面を１，００人
〜１０００人程度エツチングするものであり、この処理
を行うことによりＴＰＴの特性を向上させることができ
る。
パターンに加工する工程がはいると、Ａ１等のソース、
ドレイン電極を形成する前にアモルファスシリコン層の
表面は雰囲気およびレジストやレジスト現像液等にさら
されることになるため表面状態が変化しやすい。本発明
において採用しているソース、ドレイン電極を形成する
前にアモルファスシリコン層の表面をエツチングして除
去する処理は、表面にできた変化層を落とし、汚染のな
いきれいなアモルファスシリコン層を露出さ６ペーー゛ せる効果があるものと考えられる。なお、一般にＩＣの
製造プロセスでは、電極形成前にスライドエッチと呼ば
れる、表面層を数１０人エツチングして汚染された表面
層を取り除く工程が入れられるが、本発明はこの方法と
は異なり、アモルファスシリコン層の表面を１，００人
〜１０００人程度エツチングするものであり、この処理
を行うことによりＴＰＴの特性を向上させることができ
る。
特に、表面層を３００人〜５００人エツチング除去する
場合が、歩止まりやＴＰＴ特性の点で優れている。第２
図［有］）に示したように、１００人未満のエツチング
では、第２図（−）に示したエツチングしない場合の特
性に比べ、多少改善された結果を得られるが、ＴＰＴの
特性としては、ゲート電圧に対するソース・ドレイン電
流の増加は小さい。
場合が、歩止まりやＴＰＴ特性の点で優れている。第２
図［有］）に示したように、１００人未満のエツチング
では、第２図（−）に示したエツチングしない場合の特
性に比べ、多少改善された結果を得られるが、ＴＰＴの
特性としては、ゲート電圧に対するソース・ドレイン電
流の増加は小さい。
ＴＰＴにおいてはゲート電圧に対するソース・ドレイン
電流の増加が大きい程良いわけであるが、エツチングを
１ｏｏ入〜１０００人行なった場合ＴＰＴの特性の向上
は著しく、第２図（Ｃ）には３００人〜５００人のエツ
チングを行った場合のＴＰＴ７ページ の特性の一例を示す。ただし、第２図（ａ） 、 （ｂ
） 、 （Ｃ）に示したＴＰＴの特性は、ソース、ドレ
インの各電極間に３０Ｖの電圧を印加し、ゲート電極に
電圧を○Ｖから４ｏＶｉで変化させたときの、ソース・
ドレイン電流を測定したものであり、ＴＰＴのチャンネ
ル長は４０／１ｍ、チャンネル幅は１５０μｍである。
電流の増加が大きい程良いわけであるが、エツチングを
１ｏｏ入〜１０００人行なった場合ＴＰＴの特性の向上
は著しく、第２図（Ｃ）には３００人〜５００人のエツ
チングを行った場合のＴＰＴ７ページ の特性の一例を示す。ただし、第２図（ａ） 、 （ｂ
） 、 （Ｃ）に示したＴＰＴの特性は、ソース、ドレ
インの各電極間に３０Ｖの電圧を印加し、ゲート電極に
電圧を○Ｖから４ｏＶｉで変化させたときの、ソース・
ドレイン電流を測定したものであり、ＴＰＴのチャンネ
ル長は４０／１ｍ、チャンネル幅は１５０μｍである。
なお、１０００人を超えるエツチングを行った場合には
、アモルファスシリコン層の下部に設けられている絶縁
層体４に対するダメージの影響が大きく、このだめにゲ
ートリークが増し、ＴＰＴの特性が損われる。しかも、
アモルファスシリコン層を１０００Å以上エツチングす
ることはコスト的に云っても損失となる。
、アモルファスシリコン層の下部に設けられている絶縁
層体４に対するダメージの影響が大きく、このだめにゲ
ートリークが増し、ＴＰＴの特性が損われる。しかも、
アモルファスシリコン層を１０００Å以上エツチングす
ることはコスト的に云っても損失となる。
以上の説明から明らかなように、本発明の製造方法を採
用すれば、従来性なわれてきた不純物の拡散工程がなく
なるために、不純物ガスによる反応器内の汚損の心配が
なく々す、アモルファスシリコン層の加工が容易になり
生産コストの面でも有利で、しかも、ＴＰＴの特性が著
しく向上するため、その産業上の価値は犬なるものがあ
る。
用すれば、従来性なわれてきた不純物の拡散工程がなく
なるために、不純物ガスによる反応器内の汚損の心配が
なく々す、アモルファスシリコン層の加工が容易になり
生産コストの面でも有利で、しかも、ＴＰＴの特性が著
しく向上するため、その産業上の価値は犬なるものがあ
る。
第１図は本発明の方法により得られる逆スタツガ−型の
ＴＰＴの構造を示す断面図、第２図（ａ）。 ■） 、 （Ｃ）は第１図の構造のＴＰＴにおけるエツ
チングの有無およびエツチング量の多少によるゲート電
圧とソース・ドレイン電流との関係を示す各特性図であ
る。 １・・・・・・絶縁性の基板、２・・・・・ゲート電極
、３・・・・・・絶縁体層、４・・・・・・アモルファ
スシリコン半導体層、５・・・・・・ソース電極、５′
・・・・・・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 り′ 第２図 ケ゛−ト１釘１Ｆ−（ｖ） γ−）−電圧（Ｖ）
ＴＰＴの構造を示す断面図、第２図（ａ）。 ■） 、 （Ｃ）は第１図の構造のＴＰＴにおけるエツ
チングの有無およびエツチング量の多少によるゲート電
圧とソース・ドレイン電流との関係を示す各特性図であ
る。 １・・・・・・絶縁性の基板、２・・・・・ゲート電極
、３・・・・・・絶縁体層、４・・・・・・アモルファ
スシリコン半導体層、５・・・・・・ソース電極、５′
・・・・・・ドレイン電極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 り′ 第２図 ケ゛−ト１釘１Ｆ−（ｖ） γ−）−電圧（Ｖ）
Claims (1)
- ゲート電極を設けた絶縁性の基板上に前記ゲート電極を
覆うごとく絶縁層を形成し、この絶縁層上にプラズマ化
学蒸着法によってアモルファスシリコン半導体層を形成
し、更に、このアモルファスシリコン半導体層上の所定
の領域にソースおよびドレイン電極を形成して逆スタツ
ガ−型の薄膜トランジスタを製造するに際し、前記アモ
ルファスシリコン半導体層を形成した後、このアモルフ
ァスシリコン半導体層の表面層をエツチングによって除
去することを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6671482A JPS58182874A (ja) | 1982-04-20 | 1982-04-20 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6671482A JPS58182874A (ja) | 1982-04-20 | 1982-04-20 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182874A true JPS58182874A (ja) | 1983-10-25 |
Family
ID=13323853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6671482A Pending JPS58182874A (ja) | 1982-04-20 | 1982-04-20 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182874A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293981A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574136A (en) * | 1978-11-28 | 1980-06-04 | Nec Home Electronics Ltd | Formation of ohmic electrode |
-
1982
- 1982-04-20 JP JP6671482A patent/JPS58182874A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5574136A (en) * | 1978-11-28 | 1980-06-04 | Nec Home Electronics Ltd | Formation of ohmic electrode |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63293981A (ja) * | 1987-05-27 | 1988-11-30 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
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