JPS58176933A - 縦型半導体素子の製造方法 - Google Patents
縦型半導体素子の製造方法Info
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- JPS58176933A JPS58176933A JP57059940A JP5994082A JPS58176933A JP S58176933 A JPS58176933 A JP S58176933A JP 57059940 A JP57059940 A JP 57059940A JP 5994082 A JP5994082 A JP 5994082A JP S58176933 A JPS58176933 A JP S58176933A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0813—Non-interconnected multi-emitter structures
-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
こめ発明は、縦’Ｉ！１Ｍ０８ｔ−ランジスタ、縦型バ
イポーラトランジスタ等の歩留りを向上させた縦型半導
体素子の製造方法に関する。
イポーラトランジスタ等の歩留りを向上させた縦型半導
体素子の製造方法に関する。
近年、駆動回路を簡単かつ集積化し、該回路の電源電圧
を低電化しようとする要望から、オン抵抗が低く、パワ
ースイッチングに適する縦型半導体素子をスイッチに応
用する動きがある。
を低電化しようとする要望から、オン抵抗が低く、パワ
ースイッチングに適する縦型半導体素子をスイッチに応
用する動きがある。
該縦型半導体素子には、縦型パワーＭＯＳトランジスタ
や縦型バイポーラトランジスタ等があり、これらの素子
の基本構造を簡単な等価回路で示すと、それぞれ上記パ
ワーＭＯＳトランジスタは第１図（Ａ）、バイポーラト
ランジスタは同図（Ｂ）のようになり、それぞれ多数の
トランジスタの並列接続になっていると考えられる。
や縦型バイポーラトランジスタ等があり、これらの素子
の基本構造を簡単な等価回路で示すと、それぞれ上記パ
ワーＭＯＳトランジスタは第１図（Ａ）、バイポーラト
ランジスタは同図（Ｂ）のようになり、それぞれ多数の
トランジスタの並列接続になっていると考えられる。
ところで、上記のような構成の縦型半導体素子について
は、上記並列接続中のトランジスタのうち１つでもショ
ートや耐圧不良が生じれば、素子全体が不良となってし
まうこととなる。
は、上記並列接続中のトランジスタのうち１つでもショ
ートや耐圧不良が生じれば、素子全体が不良となってし
まうこととなる。
従来、上記縦型半導体素子の製造過程において、上記Ｍ
Ｏ８ｔ−ランジスタにおいてはソース／ドレイン間、上
記バイポーラトランジスタにおいてはエミッタ／コレク
タ間に上記のような不良が生じないように作業員が各工
程において厳密にチェックをしながら注意深く作業を行
なわなければならずなかった。
Ｏ８ｔ−ランジスタにおいてはソース／ドレイン間、上
記バイポーラトランジスタにおいてはエミッタ／コレク
タ間に上記のような不良が生じないように作業員が各工
程において厳密にチェックをしながら注意深く作業を行
なわなければならずなかった。
この発明は上記事情に鑑みてなされたもので、従来の縦
型半導体素子の製造方法における基板表面側電極用のコ
ンタクトホール明は工程と、前記コンタクトホール上に
電極物質を被着する工程との間に、導電体物質を互いに
絶縁された複数の区画に分割して前記基板表面側に被着
させる被着工程と、この被着工程の次に基板を陽極とし
て、基板表面側を酸化する陽極酸化工程とを設け、上記
のようなショートや耐圧不良の生じた箇所を絶縁躾で覆
うことによって、上記のショートや耐圧不良による素子
不良の発生を防止し、歩留りの向上を図ることを目的と
する。
型半導体素子の製造方法における基板表面側電極用のコ
ンタクトホール明は工程と、前記コンタクトホール上に
電極物質を被着する工程との間に、導電体物質を互いに
絶縁された複数の区画に分割して前記基板表面側に被着
させる被着工程と、この被着工程の次に基板を陽極とし
て、基板表面側を酸化する陽極酸化工程とを設け、上記
のようなショートや耐圧不良の生じた箇所を絶縁躾で覆
うことによって、上記のショートや耐圧不良による素子
不良の発生を防止し、歩留りの向上を図ることを目的と
する。
以下、本発明の縦型半導体素子の製造方法の実施例を第
２図以下の図面に基づいて詳細に説明す、第２図は、縦
型ＭＯ８トランジスタの製造工程におけるこの発明に係
る主要工程を示す断面図であり、以下、その製造工程の
概要を説明する。
２図以下の図面に基づいて詳細に説明す、第２図は、縦
型ＭＯ８トランジスタの製造工程におけるこの発明に係
る主要工程を示す断面図であり、以下、その製造工程の
概要を説明する。
第２図（ａ）はドレイン領域となるＮ型半導体基板１上
に、フォトエツチングを用いて、所定のパターンとなる
ように、イオン注入、拡散等を用いてＰ型ウェル２およ
びＮ型のソース領域３．Ｐ＋型の分離領域４を形成した
後、気相成長によってｓｒ ０２のゲート酸化膜５を被
着し、このゲート酸化ＷＡ５上にｐｏｌｙ−５ｉのゲー
ト電極６を被着し、次に、上記各ゲート電極６をｓ；
０２の絶縁Ｉ１７で覆った後、フォトエツチング処理に
よってソースコンタクト領域８の穴明けが行なわれた後
の素子の断面を示しており、同図左側には正常なトラン
ジスタ、右側にはソースとドレイン間がショートしてい
るトランジスタが示されている。
に、フォトエツチングを用いて、所定のパターンとなる
ように、イオン注入、拡散等を用いてＰ型ウェル２およ
びＮ型のソース領域３．Ｐ＋型の分離領域４を形成した
後、気相成長によってｓｒ ０２のゲート酸化膜５を被
着し、このゲート酸化ＷＡ５上にｐｏｌｙ−５ｉのゲー
ト電極６を被着し、次に、上記各ゲート電極６をｓ；
０２の絶縁Ｉ１７で覆った後、フォトエツチング処理に
よってソースコンタクト領域８の穴明けが行なわれた後
の素子の断面を示しており、同図左側には正常なトラン
ジスタ、右側にはソースとドレイン間がショートしてい
るトランジスタが示されている。
次に、第２図（ｂ）に示す如く、上記各ソースコンタク
ト領域８毎にＡｌの蒸着によって導電体薄膜１１（例え
ば数千オングストローム−１ミクロンの模りとする〉を
形成する。このとき、各ソースコンタクト領域８上に形
成された導電体＊Ｓ１１は他の導電体薄膜１１とは分離
された状態となるように被着される。
ト領域８毎にＡｌの蒸着によって導電体薄膜１１（例え
ば数千オングストローム−１ミクロンの模りとする〉を
形成する。このとき、各ソースコンタクト領域８上に形
成された導電体＊Ｓ１１は他の導電体薄膜１１とは分離
された状態となるように被着される。
次に、第１図（Ｃ）に示す如く、ドレイン領域となる基
板１を陽極として陽極酸化を行なう。この陽極酸化を行
なうためのフォーミング電圧はソース・トレイン耐圧（
約１００ボルト）よりも若干低めに設定しておく。
板１を陽極として陽極酸化を行なう。この陽極酸化を行
なうためのフォーミング電圧はソース・トレイン耐圧（
約１００ボルト）よりも若干低めに設定しておく。
このとき、ソース・ドレイン間がショートもしくは耐圧
が低くなっている場合、この不良部分９に電流が流れ、
これによって導電体薄膜１１は全てもしくは表面間が陽
極酸化１１（Ａ乏２０３＞１２に変換される。
が低くなっている場合、この不良部分９に電流が流れ、
これによって導電体薄膜１１は全てもしくは表面間が陽
極酸化１１（Ａ乏２０３＞１２に変換される。
次に第２図（ｄ ）に示ｔｔＡく、基板１表面側にＡＪ
を蒸着しく約１〜２ミクロン）、ソース電極１３を形成
する。
を蒸着しく約１〜２ミクロン）、ソース電極１３を形成
する。
次いで、図示しないがフォトエツチングによって所定の
パターンとなるように、ソース電極１３の配翰を形成す
ることによつて、縦型ＭＯＳトラ５− ンジスタが得られることとなる。
パターンとなるように、ソース電極１３の配翰を形成す
ることによつて、縦型ＭＯＳトラ５− ンジスタが得られることとなる。
上記実施例に示された製造方法によって得られた縦型Ｍ
ＯＳトランジスタにあっては、この縦型ＭＯ８）−ラン
ジスタのチップ内の正常なトランジスタ部においては、
ソース電極１３が導電体薄膜１１を介してソース領域３
に導通しているが、ソース・ドレイン間に不良部９が生
じている不良のトランジスタでは、陽極酸化膜１．２に
よって、ソース電極１３とソース領域３とが絶縁されて
おりコンタクトをとることができない。
ＯＳトランジスタにあっては、この縦型ＭＯ８）−ラン
ジスタのチップ内の正常なトランジスタ部においては、
ソース電極１３が導電体薄膜１１を介してソース領域３
に導通しているが、ソース・ドレイン間に不良部９が生
じている不良のトランジスタでは、陽極酸化膜１．２に
よって、ソース電極１３とソース領域３とが絶縁されて
おりコンタクトをとることができない。
従って、この縦型ＭｏＳトランジスタ動作時には、ソー
ス・ドレイン間に不良部９を有する不良のトランジスタ
部は絶縁されて動作せず、他の正常なトランジスタ部の
動作に影響しないため、この不良ｓ！９を有する縦型Ｍ
！ＯＳトランジスタは使用可能となる。
ス・ドレイン間に不良部９を有する不良のトランジスタ
部は絶縁されて動作せず、他の正常なトランジスタ部の
動作に影響しないため、この不良ｓ！９を有する縦型Ｍ
！ＯＳトランジスタは使用可能となる。
なお、以上述べた実施例において第２図（ｄ）に示す電
極物質被着工程の前において正常な導電体薄＊ｉｉの表
面をＨＦバッファＨ液で僅かの厚さだけエツチングすれ
ば、陽極酸化工程における６− リーク電流によって正常な導電体薄膜１１の表面に形成
された薄い陽極酸化膜を完全に除去し、これにより導電
体１１１１１１１とソース電極１３との闇の導通を一層
確実なものとすることができる。
極物質被着工程の前において正常な導電体薄＊ｉｉの表
面をＨＦバッファＨ液で僅かの厚さだけエツチングすれ
ば、陽極酸化工程における６− リーク電流によって正常な導電体薄膜１１の表面に形成
された薄い陽極酸化膜を完全に除去し、これにより導電
体１１１１１１１とソース電極１３との闇の導通を一層
確実なものとすることができる。
次に第３図は、縦型バイポーラトランジスタの顎造工程
におけるこの発明に係る主要工程を示す断面図である。
におけるこの発明に係る主要工程を示す断面図である。
同図（ａ ）はコレクタ領域となるＮ型半導体基板２０
上に気相成長によってＰ型のベース領域２１を形成し、
このベース領域２１上にＮ生型のエミッタ領域２２と、
Ｐ生型のベースコンタクト領域２３を形成した後、Ｓｉ
０２の絶縁１１２４が形成され、この絶縁層２４にベ
ースコンタクトおよびエミッタコンタクトの穴明けを行
なった後の素子の断面を示しており、２５はショートし
ている箇所を示す。
上に気相成長によってＰ型のベース領域２１を形成し、
このベース領域２１上にＮ生型のエミッタ領域２２と、
Ｐ生型のベースコンタクト領域２３を形成した後、Ｓｉ
０２の絶縁１１２４が形成され、この絶縁層２４にベ
ースコンタクトおよびエミッタコンタクトの穴明けを行
なった後の素子の断面を示しており、２５はショートし
ている箇所を示す。
次に第３図（ｂ）に示す如く、上記各エミッタコンタク
ト上にＡｌの蒸着（よって導電体簿ｌ１２６を形成する
。このとき各エミッタコンタクト上の導電８１Ｎ１２６
は、他の導電体簿１１２６とは分離されている。
ト上にＡｌの蒸着（よって導電体簿ｌ１２６を形成する
。このとき各エミッタコンタクト上の導電８１Ｎ１２６
は、他の導電体簿１１２６とは分離されている。
次に第３図（Ｃ）に示す如く上記コレクタ領域となる基
板２０を陽極として陽極酸化を行なう。
板２０を陽極として陽極酸化を行なう。
このときのフォーミンク電圧はエミッタ・コレクタ耐圧
よりも若干低めに設定する。
よりも若干低めに設定する。
これによって、上記基板２０とエミッタ領域２２との間
にショートが生じている箇所２５における上記陽極酸化
膜°２６は、全てもしくは表面層が陽極酸化膜２７に変
換される― このときも前記実施例と同様に、正常なトランジスタ上
の導電体薄膜２６上にも掻く薄い陽極酸化膜が形成され
るため、次の工程の前にＨＦバッファ液でこの陽極酸化
膜を除去すれば、導電゛体薄！１２６とエミッタ電極２
８との間の導通を一層確実なものとすることができる。
にショートが生じている箇所２５における上記陽極酸化
膜°２６は、全てもしくは表面層が陽極酸化膜２７に変
換される― このときも前記実施例と同様に、正常なトランジスタ上
の導電体薄膜２６上にも掻く薄い陽極酸化膜が形成され
るため、次の工程の前にＨＦバッファ液でこの陽極酸化
膜を除去すれば、導電゛体薄！１２６とエミッタ電極２
８との間の導通を一層確実なものとすることができる。
次に第３図（ｄ）に示す如く、基板２０表面側にＡＪを
蒸着し、エミッタ電極２８およびベース電極２９を形成
する−１ 上記の如く形成された縦型パイボーラド°ランジスタの
動作時には、シミート部分２５がを有する不良のトラン
ジスタ部は、上記陽極鹸化＃Ｉ２７によってエミッタ領
域２２とエミッタ電極２８とが絶縁されているため動作
せず、他の正常なトランジスタ部の動作に影響しない。
蒸着し、エミッタ電極２８およびベース電極２９を形成
する−１ 上記の如く形成された縦型パイボーラド°ランジスタの
動作時には、シミート部分２５がを有する不良のトラン
ジスタ部は、上記陽極鹸化＃Ｉ２７によってエミッタ領
域２２とエミッタ電極２８とが絶縁されているため動作
せず、他の正常なトランジスタ部の動作に影響しない。
なお、上記各実施例では、導電体簿膜および電極物質と
してＡｌを用いているが、これに限らず、／ｌ以外のも
のでもがまねない。また上記導電体ＷＩ躾と電極物質と
が同じ物質でなくても良い。
してＡｌを用いているが、これに限らず、／ｌ以外のも
のでもがまねない。また上記導電体ＷＩ躾と電極物質と
が同じ物質でなくても良い。
また、上記陽極酸化に用いる電解液としては、Ｎａ ＋
、に十等のアルカリイオンを含まないものが望ましく、
溶媒としてはＮ−メチルアセトアミド、エチレングリコ
ール、テトラヒドロフルフリルアルコール等が、また溶
質としてはＮ８４ＮＯ３、ＨＮＯ３等が考えられる。
、に十等のアルカリイオンを含まないものが望ましく、
溶媒としてはＮ−メチルアセトアミド、エチレングリコ
ール、テトラヒドロフルフリルアルコール等が、また溶
質としてはＮ８４ＮＯ３、ＨＮＯ３等が考えられる。
また、上記陽極酸化法としては、以上述べた電解液中で
の陽極酸化法以外に、酸素プラズマを用いたプラズマ陽
極酸化法を用いることもできる。
の陽極酸化法以外に、酸素プラズマを用いたプラズマ陽
極酸化法を用いることもできる。
このプラズマ陽極酸化法は、マイクロ波（数１００ＫＨ
ｚ ）で励起された０、ＩＴｏｒｒ程度の酸素プラズマ
中で５ｉＪＩ板に所定の中電圧を印加す９− ることにより、ＳｉＪｍ板表面を酸化することができる
。このときの鹸化速度および生成膜厚は、酸素プラズマ
濃度、Ｓｉ基板への印加電圧、Ｓｉ基板温度等によって
大きく変化させることができる。
ｚ ）で励起された０、ＩＴｏｒｒ程度の酸素プラズマ
中で５ｉＪＩ板に所定の中電圧を印加す９− ることにより、ＳｉＪｍ板表面を酸化することができる
。このときの鹸化速度および生成膜厚は、酸素プラズマ
濃度、Ｓｉ基板への印加電圧、Ｓｉ基板温度等によって
大きく変化させることができる。
更に、上記陽極酸化法は、ＭＯＳトランジスタのゲート
酸化膜の絶縁不良を防止することに応用できる。
酸化膜の絶縁不良を防止することに応用できる。
第４図はその使用工程を示す断面図であり、同図（ａ
）にはＭＯＳ トランジスタを形成する基板３０上のゲ
ート領域上に、５１０２のゲート酸化膜３１を形成した
時の素子の断面図であり、３２はピンホール等の絶縁不
良部である。同図（ｂ）は上記ゲート酸化膜３１上にＰ
ｏ１ｙ−８ｉのゲート電極３３を互いに絶縁された複数
の区画（数ミクロンの空隙によって互いに絶縁された１
００ミクロン角程度のもの）に分割して形成したもので
、上記ゲート電極３３はＰｏ１ｙ−８ｉを１００オング
ストロームのオーダーでデポジットし、導通性乍持たせ
るため、デポジット中もしくはデポジット後に不純物を
ドーピングしている。
）にはＭＯＳ トランジスタを形成する基板３０上のゲ
ート領域上に、５１０２のゲート酸化膜３１を形成した
時の素子の断面図であり、３２はピンホール等の絶縁不
良部である。同図（ｂ）は上記ゲート酸化膜３１上にＰ
ｏ１ｙ−８ｉのゲート電極３３を互いに絶縁された複数
の区画（数ミクロンの空隙によって互いに絶縁された１
００ミクロン角程度のもの）に分割して形成したもので
、上記ゲート電極３３はＰｏ１ｙ−８ｉを１００オング
ストロームのオーダーでデポジットし、導通性乍持たせ
るため、デポジット中もしくはデポジット後に不純物を
ドーピングしている。
１０−
次に第４図（Ｃ）に示す如く、上記基板３ｏを陽極とし
て陽極酸化を行なう。このときのフォーミング、電圧は
ゲート酸化膜耐圧（約６０ボルト）よりも若干低めに設
定する。
て陽極酸化を行なう。このときのフォーミング、電圧は
ゲート酸化膜耐圧（約６０ボルト）よりも若干低めに設
定する。
このとき、上記ゲート酸化層３１にピンホール等の絶縁
不良部３２が生−じている場合、この不良部３２上のＰ
ｏ１ｙ −８ｉ ３３に電流が流れ、このＰｏ１ｙ −
８ｉ ３３Ｇ、ｔｆｆｌ極酸化躾、化膜（約２００オン
グストロームの膜厚）に変換される。
不良部３２が生−じている場合、この不良部３２上のＰ
ｏ１ｙ −８ｉ ３３に電流が流れ、このＰｏ１ｙ −
８ｉ ３３Ｇ、ｔｆｆｌ極酸化躾、化膜（約２００オン
グストロームの膜厚）に変換される。
次に第４図（ｄ ）に示す如（、ゲート領域全面に：Ｐ
ｏ１ｙ −８ｉ を３０００〜４０００ｔン’）ストロ
ームの膜厚でデポジットし、ゲート電極３５を形成する
。
ｏ１ｙ −８ｉ を３０００〜４０００ｔン’）ストロ
ームの膜厚でデポジットし、ゲート電極３５を形成する
。
第５図は、第４図（ｃ）１に示す陽極酸化後のＰｏ１ｙ
−８ｉ３３のパターンと実際に作り上げたトランジスタ
セル３６の対応を示す平面図であり、第６図は第５図の
ｘ−Ｘ断面図である。なお、第５図、第６図において第
４図と同一物質には同７符号を付しである。
−８ｉ３３のパターンと実際に作り上げたトランジスタ
セル３６の対応を示す平面図であり、第６図は第５図の
ｘ−Ｘ断面図である。なお、第５図、第６図において第
４図と同一物質には同７符号を付しである。
第６図に示す如く、上記陽極酸化膜３４が形成された領
域へのゲート酸化層は、他の正常な領域Ｂのゲート酸化
層３１よりＩｉ極酸酸化１１３３膜厚分だけ厚いため、
領域へのトランジスタセルは、ゲート酸化層３１の絶縁
不良による影響がなくなり、正常な動作を行なうことが
できる。
域へのゲート酸化層は、他の正常な領域Ｂのゲート酸化
層３１よりＩｉ極酸酸化１１３３膜厚分だけ厚いため、
領域へのトランジスタセルは、ゲート酸化層３１の絶縁
不良による影響がなくなり、正常な動作を行なうことが
できる。
以上説明したように、この発明による縦型半導体素子の
製造方法にあっては、ショートや耐圧不良等の絶縁不良
による不良素子の生産を防止し、歩留りの向上を図るこ
とができるという効果がある。
製造方法にあっては、ショートや耐圧不良等の絶縁不良
による不良素子の生産を防止し、歩留りの向上を図るこ
とができるという効果がある。
第１図は縦型ＭＯ８）−ランジスタと縦型バイポーラト
ランジスタの等価回路を示す図、第２図は本発明の縦型
半導体素子の製造方法を縦型ＭＯＳトランジスタに応用
した実施例を示す工程図、第３図は本発明を縦型バイポ
ーラトランジスタに応用した他の実施例を示す工程図、
第４図は本発明に係る陽極酸化法をＭＯＳトランジスタ
のゲート酸化層の絶縁不良防止に応用した一例を示す工
程図、第５図は第４図（Ｃ）に示す工程の平面図、第６
図はそのＸ−Ｘ線断面図である。 １・・・・・・・・・・・・基板（ドレイン領域）３・
・・・・・・・・・・・ソース領域６・・・・・・・・
・・・・ゲート電極８・・・・・・・・・・・・ソース
コンタクト領域１３・・・・・・・・・ソース電極 ２０・・・・・・・・・基板（コレクタ領域）２１・・
・・・・・・・ベース領域 ２２・・・・・・・・・エミッタ領域 ２８・・・・・・・・・エミッタ電極 １１．２６・・・導電体薄膜 １２．２７・・・陽極酸化膜 特許出願人 日産自動車株式会社 １３− 第１図 （Ａ） υ （Ｂ） 第２図 第３図 手続補正書 １．事件の表示 特願昭５７−５９９４０号２、発明
の名称 縦型半導体素子の顎造方法 ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県横浜市神奈用区宝町２番地名 称
（３９９）臼産自動車株式会社代表者 石 原 俊 ４、代理人〒１０１ 住 所 東京都千代田区内神田１丁目１５番１６号６
、補正の対龜 （１）明１１１１３頁ｊｌＩ６行目にＩｆ なかった。 」とあるのを「なかった。」と訂正する。 （２）同ｊｌＪ頁第６行目から第１３行目に［フォトエ
ツチングを用いて〜絶縁層７で覆った後」とあるのを、
［熱酸化によりＳｉ ０２のゲート酸化１１１５を形成
し、このゲート酸化Ｈ５上にｐｏｌｙ−８ｉのゲート電
極６を被着し、このｐｏｌｙ−８ｉのゲート電極６をフ
ォトエツチングを用いて所定のパターンにした後に、イ
オン注入、拡散等を用いてＰ型ウェル２およびＮ生型の
ソース領域３．Ｐ＋型のウェルコンタクト領域４を形成
し、最後に層間絶縁膜７で覆った後」と訂正する。 （３）同第７頁第９行目に「気相成長によって」とある
のを削除する。 （４）同第７頁第１２行目から第１３行目に「ＳｉＯ２
の絶縁＠２４が形成され、この絶縁層２４に」とあるの
を、ｒｓｉ ０２の絶縁層２４に」と訂正する。 （５）同第８真第２０行目に［２５がを有するＪ２− とあるのを、「２５を有する」と訂正する。 （６）別紙添付の第１図に朱書にて示す如く、ｒｓＪを
ｒＤＪに、「ＤＪをｒｓＪに訂正して下さるようお願い
致します。 ３− 第１図 （Ａ） （Ｂ）
ランジスタの等価回路を示す図、第２図は本発明の縦型
半導体素子の製造方法を縦型ＭＯＳトランジスタに応用
した実施例を示す工程図、第３図は本発明を縦型バイポ
ーラトランジスタに応用した他の実施例を示す工程図、
第４図は本発明に係る陽極酸化法をＭＯＳトランジスタ
のゲート酸化層の絶縁不良防止に応用した一例を示す工
程図、第５図は第４図（Ｃ）に示す工程の平面図、第６
図はそのＸ−Ｘ線断面図である。 １・・・・・・・・・・・・基板（ドレイン領域）３・
・・・・・・・・・・・ソース領域６・・・・・・・・
・・・・ゲート電極８・・・・・・・・・・・・ソース
コンタクト領域１３・・・・・・・・・ソース電極 ２０・・・・・・・・・基板（コレクタ領域）２１・・
・・・・・・・ベース領域 ２２・・・・・・・・・エミッタ領域 ２８・・・・・・・・・エミッタ電極 １１．２６・・・導電体薄膜 １２．２７・・・陽極酸化膜 特許出願人 日産自動車株式会社 １３− 第１図 （Ａ） υ （Ｂ） 第２図 第３図 手続補正書 １．事件の表示 特願昭５７−５９９４０号２、発明
の名称 縦型半導体素子の顎造方法 ３、補正をする者 事件との関係 特許出願人 住 所 神奈川県横浜市神奈用区宝町２番地名 称
（３９９）臼産自動車株式会社代表者 石 原 俊 ４、代理人〒１０１ 住 所 東京都千代田区内神田１丁目１５番１６号６
、補正の対龜 （１）明１１１１３頁ｊｌＩ６行目にＩｆ なかった。 」とあるのを「なかった。」と訂正する。 （２）同ｊｌＪ頁第６行目から第１３行目に［フォトエ
ツチングを用いて〜絶縁層７で覆った後」とあるのを、
［熱酸化によりＳｉ ０２のゲート酸化１１１５を形成
し、このゲート酸化Ｈ５上にｐｏｌｙ−８ｉのゲート電
極６を被着し、このｐｏｌｙ−８ｉのゲート電極６をフ
ォトエツチングを用いて所定のパターンにした後に、イ
オン注入、拡散等を用いてＰ型ウェル２およびＮ生型の
ソース領域３．Ｐ＋型のウェルコンタクト領域４を形成
し、最後に層間絶縁膜７で覆った後」と訂正する。 （３）同第７頁第９行目に「気相成長によって」とある
のを削除する。 （４）同第７頁第１２行目から第１３行目に「ＳｉＯ２
の絶縁＠２４が形成され、この絶縁層２４に」とあるの
を、ｒｓｉ ０２の絶縁層２４に」と訂正する。 （５）同第８真第２０行目に［２５がを有するＪ２− とあるのを、「２５を有する」と訂正する。 （６）別紙添付の第１図に朱書にて示す如く、ｒｓＪを
ｒＤＪに、「ＤＪをｒｓＪに訂正して下さるようお願い
致します。 ３− 第１図 （Ａ） （Ｂ）
Claims (2)
- （１）基板表面側電極と基板との間に、所定のゲート層
を介して遮断された複数の通電路を有する縦型半導体素
子の製造方法において： 前記基板表面側電極解のコンタクトホール明は工程と、
前記コンタクトホール上に電極物質を被着する工程との
間に、導電体物質を互いに絶縁された複数の区画に分割
して前記基板表面側に被着させる被着工程と、 この被着工程の次に前記基板を陽極として、基板表面側
を酸化する陽極酸化工程とを設けたことを特−徴とする
縦型半導体素子の製造方法。 - （２）前記電極物質を被着する工程は、前記陽極酸化工
程で基板表面側に被着された酸化膜を微少厚だけ除去し
てから電極物質を被着する工程であることを特徴とする
特許請求の範囲第１項記゛載の縦型半導体素子の製造方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059940A JPS58176933A (ja) | 1982-04-10 | 1982-04-10 | 縦型半導体素子の製造方法 |
| US06/475,403 US4488349A (en) | 1982-04-09 | 1983-03-15 | Method of repairing shorts in parallel connected vertical semiconductor devices by selective anodization |
| DE8383103249T DE3377439D1 (en) | 1982-04-09 | 1983-03-31 | Method of manufacturing vertical semiconductor devices |
| EP83103249A EP0091624B1 (en) | 1982-04-09 | 1983-03-31 | Method of manufacturing vertical semiconductor devices |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57059940A JPS58176933A (ja) | 1982-04-10 | 1982-04-10 | 縦型半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58176933A true JPS58176933A (ja) | 1983-10-17 |
| JPH0237088B2 JPH0237088B2 (ja) | 1990-08-22 |
Family
ID=13127635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57059940A Granted JPS58176933A (ja) | 1982-04-09 | 1982-04-10 | 縦型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176933A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5013153A (ja) * | 1973-06-04 | 1975-02-12 |
-
1982
- 1982-04-10 JP JP57059940A patent/JPS58176933A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5013153A (ja) * | 1973-06-04 | 1975-02-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237088B2 (ja) | 1990-08-22 |
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