JPS5817680A - 半導体装置 - Google Patents
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- JPS5817680A JPS5817680A JP11579181A JP11579181A JPS5817680A JP S5817680 A JPS5817680 A JP S5817680A JP 11579181 A JP11579181 A JP 11579181A JP 11579181 A JP11579181 A JP 11579181A JP S5817680 A JPS5817680 A JP S5817680A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はV−!!プツトーパリアダイオードを備えた半
導体装置に関する。
導体装置に関する。
ν璽ブトキーパツアダイオード(以下8BDという)は
半導体層と金属との接触界面に形成されるエネルギー障
壁(νプツトキーパリア)a;よりダイオード動作を行
なうもので、その動作には多数キャップのみが関与し、
Pa接合ダイオードのような小数キャルアの蓄積は生じ
ない、従って、8BDにはスイッチング損失が小さいと
いう特徴を有し、高速スイッチングダイオードあるいは
マイクロ波ダイオードなどの広範囲な用達書:用いられ
ている。このように、51BDは優れた特性を有するが
、従来の8BDは総て単結晶半導体層に形成されていた
ため、集積回路中に形成する場合には種々の問題が生じ
ていた。
半導体層と金属との接触界面に形成されるエネルギー障
壁(νプツトキーパリア)a;よりダイオード動作を行
なうもので、その動作には多数キャップのみが関与し、
Pa接合ダイオードのような小数キャルアの蓄積は生じ
ない、従って、8BDにはスイッチング損失が小さいと
いう特徴を有し、高速スイッチングダイオードあるいは
マイクロ波ダイオードなどの広範囲な用達書:用いられ
ている。このように、51BDは優れた特性を有するが
、従来の8BDは総て単結晶半導体層に形成されていた
ため、集積回路中に形成する場合には種々の問題が生じ
ていた。
第1図はバイポーラ集積回路内に形成された従来のIB
Dを示す断f図である。同図において、1はPfiシリ
コン基体である。該P型シツコン基体1には相互に分離
された多数の鳳−蓋素子領域!、、J’、、!、・・・
(不純物濃度101@〜10/(m)が形成されている
。このうち、gBD用素子領域2.にはカソード電極取
出用の高濃度nWi領域3が形成されている。また上記
シラコン基体1の表面にはaBD用素子領域2゜のn−
″型領域上およびall領域上に夫々開孔部を有するシ
リコン酸化膜4が被覆されている。
Dを示す断f図である。同図において、1はPfiシリ
コン基体である。該P型シツコン基体1には相互に分離
された多数の鳳−蓋素子領域!、、J’、、!、・・・
(不純物濃度101@〜10/(m)が形成されている
。このうち、gBD用素子領域2.にはカソード電極取
出用の高濃度nWi領域3が形成されている。また上記
シラコン基体1の表面にはaBD用素子領域2゜のn−
″型領域上およびall領域上に夫々開孔部を有するシ
リコン酸化膜4が被覆されている。
そして、咳vツプン酸化膜41の全面(:Pt等のバリ
アメタル層及びムj等の電極材料層を順次堆積し、これ
らをパターニングすることによりバリアメタル層Iと電
極材料層εからなる積層膜構造のアノード電極1および
カソード電極1が形v1.Sれている。このうちアノー
ド電極1は開孔部を介しくaBD用素子領域2.0m−
m−城と1!触しており、そのバリアメタル層ξと1−
型領域との界面こはν1ットキーパリアが形成されてい
る。他方、カソード電極1は開孔部を介してlll1領
域1と接触している。但し、all領域1の不純物濃度
が高いためにバリアメタル層1との接触界面にV璽ツシ
キーパツアが形成されず、従ってカソード電極8と一重
領域1とは実質的なオーミック接触が達成されている。
アメタル層及びムj等の電極材料層を順次堆積し、これ
らをパターニングすることによりバリアメタル層Iと電
極材料層εからなる積層膜構造のアノード電極1および
カソード電極1が形v1.Sれている。このうちアノー
ド電極1は開孔部を介しくaBD用素子領域2.0m−
m−城と1!触しており、そのバリアメタル層ξと1−
型領域との界面こはν1ットキーパリアが形成されてい
る。他方、カソード電極1は開孔部を介してlll1領
域1と接触している。但し、all領域1の不純物濃度
が高いためにバリアメタル層1との接触界面にV璽ツシ
キーパツアが形成されず、従ってカソード電極8と一重
領域1とは実質的なオーミック接触が達成されている。
この結果第2図の等価回路C二示す11BDが構成され
ている。
ている。
ところで、単結晶半導体層に8BDを形成した従来の半
導体装置では、必然的に第1glのようl:: II
N Dを)ツyジスタ等の他の素子と同一の単結晶半導
体層儂;形成しなければならないこととなる。その結実
装置の集積度を向とさせることが困難となり、また他の
素子との間に寄生容量が発生して動作速度が遅延する等
の問題が生じていた。
導体装置では、必然的に第1glのようl:: II
N Dを)ツyジスタ等の他の素子と同一の単結晶半導
体層儂;形成しなければならないこととなる。その結実
装置の集積度を向とさせることが困難となり、また他の
素子との間に寄生容量が発生して動作速度が遅延する等
の問題が生じていた。
本発明は上述の事情に鍍みなされたもので、絶縁物層上
に設けた多結晶シリコン層≦ニジ式ツシキーパリアダイ
オードを形成することにより。
に設けた多結晶シリコン層≦ニジ式ツシキーパリアダイ
オードを形成することにより。
高集積化および高速動作化を達成した半導体装置を提供
するものである。
するものである。
以下、第3図〜第8図を参照して本発明の詳細な説明す
る。
る。
第3図は本発明の一実施例になる半導体装置の断面図で
ある。同図1=おいて、1は素子が形成された単結晶シ
リプy基板上に設けられたシリコン酸化膜あるいはCv
D、810.膜、シリコy窒化膜等の絶縁物層である。
ある。同図1=おいて、1は素子が形成された単結晶シ
リプy基板上に設けられたシリコン酸化膜あるいはCv
D、810.膜、シリコy窒化膜等の絶縁物層である。
誼絶縁物層11土には不純物濃度1G/alll!to
低濃度鳳−型領域11および不純物濃度1011711
11度の高濃度型温領域IJからなる島状の多結晶シラ
1y層−14が形d$れている。この多結晶シリプン層
14の表面は810.膜15で被覆され、咳8轟0.膜
1jには脆−型領域12およびall領域1j1に開孔
部が設けられている。この8MO8膜11上書二は前記
開孔部を介してn蓋領域116二接職したバリアメタル
層1#およびその上に積層された電極材料層11からな
るアノード電極L!が形成されている。該アノード電極
18とn−型領域12との間にはバリアメタル層ICと
m−311領域12との接触によりν璽ットキーバツア
が形成されている。同様鑑二、810、膜11上には前
記開孔部を介して型置領域11?二11!咳したバリア
メタル層16およびその1r−積層された電極材料層1
rからなるカソード電極L!が形成されている。但し
、+型領域11の不純物濃度が高いためバリアメタル層
ICとの1!被界面にV璽ツ[キーパリアが形成されず
、従って、カソード電極りと鳳”型領域IJとの間には
実質的なオーミック接触が形成Sれている。この結果、
この実施例C−おいても第2図同様の喀価回路に示され
る8BDが構成されている。
低濃度鳳−型領域11および不純物濃度1011711
11度の高濃度型温領域IJからなる島状の多結晶シラ
1y層−14が形d$れている。この多結晶シリプン層
14の表面は810.膜15で被覆され、咳8轟0.膜
1jには脆−型領域12およびall領域1j1に開孔
部が設けられている。この8MO8膜11上書二は前記
開孔部を介してn蓋領域116二接職したバリアメタル
層1#およびその上に積層された電極材料層11からな
るアノード電極L!が形成されている。該アノード電極
18とn−型領域12との間にはバリアメタル層ICと
m−311領域12との接触によりν璽ットキーバツア
が形成されている。同様鑑二、810、膜11上には前
記開孔部を介して型置領域11?二11!咳したバリア
メタル層16およびその1r−積層された電極材料層1
rからなるカソード電極L!が形成されている。但し
、+型領域11の不純物濃度が高いためバリアメタル層
ICとの1!被界面にV璽ツ[キーパリアが形成されず
、従って、カソード電極りと鳳”型領域IJとの間には
実質的なオーミック接触が形成Sれている。この結果、
この実施例C−おいても第2図同様の喀価回路に示され
る8BDが構成されている。
上記実施例の8BDは1例えば次のよ1二製造すること
ができる。まず、プオスフイン(PH4)またはアルv
yCムsM、)を含むVッy(8目−)ガX V 60
0〜800℃で熱分解するCVD法菖二より、絶縁物層
11の全面に不純物として濃度1G/alli度の燐ま
たは砒素を含む膜厚3000〜400GXの鳳−復多結
晶シリプy層を堆積した後、プラズマエツチングにより
素子形成領域予定部以外の不要部分を除去して島状の多
結晶V9プン盾14を形成する。
ができる。まず、プオスフイン(PH4)またはアルv
yCムsM、)を含むVッy(8目−)ガX V 60
0〜800℃で熱分解するCVD法菖二より、絶縁物層
11の全面に不純物として濃度1G/alli度の燐ま
たは砒素を含む膜厚3000〜400GXの鳳−復多結
晶シリプy層を堆積した後、プラズマエツチングにより
素子形成領域予定部以外の不要部分を除去して島状の多
結晶V9プン盾14を形成する。
続いて900〜1000℃の酸化雰囲気中で多結晶シ9
1ン層L]の表面を酸化して膜厚的1000にの熱酸化
8亀0曹膜1jを形成する。次いで、カソード電極亀出
用の高換度諷 盟領域予定部1(二開孔部を有するレジ
ストパターンを形成した後、該レジストパターンをマス
クとして加速電圧100〜120Ksマ、ドーズ量5
X 10”〜l X I Q ”/ 01”の条件で燐
を熱酸化810.膜1Jを遥して多結晶15コン層L!
に選択的6二イオy注入し、更にレジストパターyを除
去して900〜1000℃で燐の活性化を行なうこと書
二より高濃luml領域11を形成する。次に、熱酸化
―轟0.膜1jに17−ド電極およびカンーy電極堆出
用の開孔部を形成した後、エレクトリックガンまたはス
パッターガン等によりパブアメタル層1−および電極材
料層1 rf蒸着し、これをパターンエングしてアノー
ド電極L!およびカソード電極L」を形成する。最後c
soo℃の窒素ガス雰囲気中で10分権度の熱処理を施
してシ璽ットキー接触の安定化を行ない、第3図のII
BDを得る。
1ン層L]の表面を酸化して膜厚的1000にの熱酸化
8亀0曹膜1jを形成する。次いで、カソード電極亀出
用の高換度諷 盟領域予定部1(二開孔部を有するレジ
ストパターンを形成した後、該レジストパターンをマス
クとして加速電圧100〜120Ksマ、ドーズ量5
X 10”〜l X I Q ”/ 01”の条件で燐
を熱酸化810.膜1Jを遥して多結晶15コン層L!
に選択的6二イオy注入し、更にレジストパターyを除
去して900〜1000℃で燐の活性化を行なうこと書
二より高濃luml領域11を形成する。次に、熱酸化
―轟0.膜1jに17−ド電極およびカンーy電極堆出
用の開孔部を形成した後、エレクトリックガンまたはス
パッターガン等によりパブアメタル層1−および電極材
料層1 rf蒸着し、これをパターンエングしてアノー
ド電極L!およびカソード電極L」を形成する。最後c
soo℃の窒素ガス雰囲気中で10分権度の熱処理を施
してシ璽ットキー接触の安定化を行ない、第3図のII
BDを得る。
上記実施例の半導体装置では、素子を形成したシリコン
基板の表面を被覆する絶縁物層上に設けた多結晶シラコ
ン層に8BDを形成した結果、素子が三次元的に配置さ
れることとなり、従って、装置の集積度を向上すること
ができる。
基板の表面を被覆する絶縁物層上に設けた多結晶シラコ
ン層に8BDを形成した結果、素子が三次元的に配置さ
れることとなり、従って、装置の集積度を向上すること
ができる。
また、IBDと他の素子とは絶縁物層11で分離されて
いるから、寄生容量が生じることもなく、従って装置の
高渦動作化を達成することができる。しかも、多結晶シ
ラコン層は比較的低温で形成することができるから、絶
縁物層11下のシリコン基板(二形成された素子の特性
が損われることもない。
いるから、寄生容量が生じることもなく、従って装置の
高渦動作化を達成することができる。しかも、多結晶シ
ラコン層は比較的低温で形成することができるから、絶
縁物層11下のシリコン基板(二形成された素子の特性
が損われることもない。
ところで、上記実施例の半導体装置に含まれる8BDは
多結晶シリプ゛ン層を用いて形成されているにもかかわ
らず第4図の特性図に示すように単結晶シリコン層中に
形成された従来の8BDと略同等の順方向特性および逆
方向特性を有する。同図−二おいて実線で示す曲線ムは
上記実施例ζ;なる8BDの特性曲線であり破線で示す
曲線Bは、従来の811Dの特性曲線である。
多結晶シリプ゛ン層を用いて形成されているにもかかわ
らず第4図の特性図に示すように単結晶シリコン層中に
形成された従来の8BDと略同等の順方向特性および逆
方向特性を有する。同図−二おいて実線で示す曲線ムは
上記実施例ζ;なる8BDの特性曲線であり破線で示す
曲線Bは、従来の811Dの特性曲線である。
既述のように多結晶Vツゴyllc−形成された8BD
は従来知られていなかったから、多結晶シリコン層を用
いた場合にも8BDが形成されるのみならず、このよう
な特性が得られるということは発明者等にとっても予想
外の結果であった。ただし、多結晶シラコン層により8
BDを形成するためには、上記実施例にも示したように
、バリアメタル1dとの間でν璽ツ)キー −バリアを
形成する朧一層領域の不純物淡度を単結晶シリプy層の
場合よりも低(する必要がある。即ち、単結晶シラコン
層を用いて8BDを形成する場合には当鋏領域の不純物
浸度は101@〜10 /1が望ましいのに対して、多
結晶シリフン層の場合には10〜10 /為とするの
が望ましい、これは、多結晶Vリコン層内の不純物分布
が不均一になり易いため、従来の11BDと同じ不純物
談度とした場合には局部的に高淡変領域がll成される
結果、その部分にはV璽ットキーパリアが形成されなく
なってしまうからである。第5図は上記実施例の応用例
を示す断面図である。この応用例においては、多結晶シ
ラコン層14におけるカソード電極取出用の高淡度膳
層領域IJの両側に低濃度襲−型領域11.,1M、が
形成されている。モして鳳一層領域12Sには二つのア
ノード電極18.。
は従来知られていなかったから、多結晶シリコン層を用
いた場合にも8BDが形成されるのみならず、このよう
な特性が得られるということは発明者等にとっても予想
外の結果であった。ただし、多結晶シラコン層により8
BDを形成するためには、上記実施例にも示したように
、バリアメタル1dとの間でν璽ツ)キー −バリアを
形成する朧一層領域の不純物淡度を単結晶シリプy層の
場合よりも低(する必要がある。即ち、単結晶シラコン
層を用いて8BDを形成する場合には当鋏領域の不純物
浸度は101@〜10 /1が望ましいのに対して、多
結晶シリフン層の場合には10〜10 /為とするの
が望ましい、これは、多結晶Vリコン層内の不純物分布
が不均一になり易いため、従来の11BDと同じ不純物
談度とした場合には局部的に高淡変領域がll成される
結果、その部分にはV璽ットキーパリアが形成されなく
なってしまうからである。第5図は上記実施例の応用例
を示す断面図である。この応用例においては、多結晶シ
ラコン層14におけるカソード電極取出用の高淡度膳
層領域IJの両側に低濃度襲−型領域11.,1M、が
形成されている。モして鳳一層領域12Sには二つのア
ノード電極18.。
1#、が形成され、また11″″′蓋領域11.にもて
いる、その他の構成は第3図の実施例と同様である。こ
のような構成とすることにより、第6図の等価回路に示
されるカソードを共通とした四つの8BD回路を形成す
ることができる。
いる、その他の構成は第3図の実施例と同様である。こ
のような構成とすることにより、第6図の等価回路に示
されるカソードを共通とした四つの8BD回路を形成す
ることができる。
第7図はpH多結蟲シデプン層Fを用いた第5図同様の
応用例を示す断面図である。この場舎砿二はカソード電
極1#、〜1#4とp−型領域1:、Ilt”との間に
V璽ットキーバツアが形成され、1ノード電極IJとν
ffi領域J J’との間はオーミック接続されること
になる。
応用例を示す断面図である。この場舎砿二はカソード電
極1#、〜1#4とp−型領域1:、Ilt”との間に
V璽ットキーバツアが形成され、1ノード電極IJとν
ffi領域J J’との間はオーミック接続されること
になる。
この結果、第8図の等価回略図に示すようにアノードを
共通とする4人力8BD端子構造が得られる。
共通とする4人力8BD端子構造が得られる。
なお、上記の実施例および応用例におけるバリアメタル
1#としては例えばムJ、ムJl −Cw、ムj−81
、ムj −81−Cw、、Pt%’r1%W。
1#としては例えばムJ、ムJl −Cw、ムj−81
、ムj −81−Cw、、Pt%’r1%W。
M・、Ni等多結晶シヅコン層との間(:νヅットキー
パツアを形成する金属なら何を用いてもよい、又、絶縁
層については、810..81N。
パツアを形成する金属なら何を用いてもよい、又、絶縁
層については、810..81N。
ポリイミド等を用いても嵐い、他方、電極材料としては
ムjあるいはムj合金を用いるのが好ましい。
ムjあるいはムj合金を用いるのが好ましい。
以上詳述したように1本発明によれば絶縁物層上に設け
た多結晶Vヲプン層1;ν璽ットキーパツアダイオード
を形成することにより集積度の向上および高速動作化を
達成した半導体装置を提供できるものである。
た多結晶Vヲプン層1;ν璽ットキーパツアダイオード
を形成することにより集積度の向上および高速動作化を
達成した半導体装置を提供できるものである。
第1図はバイポーラ集積回路内に組み込んで形成された
8BDの1例を示す断面図であり、第意図はその等価回
路図、第3図は本発明の1実施例になる半導体装置の断
面図、第4図は第3図の実施例になるIIBDの特性を
従来の8BD。 の特性と比較して示す線図、第5図は本発明の応用例を
示す断面図であり第6図はその等価回路図、第1図は本
発明の他の応−用例を示す断面図であり、第8WAはそ
の等価回路図である。 11−・・絶縁物層、11 # 11@ 、 J 1
@ ”’nn領領域11,11..11.・・・鳳l1
III域、14.14’−多結晶シツブy層、IJ・・
・8IO8膜、16・・・バリアメタル層、11・・・
電極材料層、IIl、1B1.18.・・・アノード電
極% 19゜1#、〜11.・・・カソード電極、is
”−p m領域、JJ、’、JJ、”−・・ν1■域
。 出願人代理人 弁理士 鈴 江 武 彦特開昭58−
17680 (5) 第7図 第8R
8BDの1例を示す断面図であり、第意図はその等価回
路図、第3図は本発明の1実施例になる半導体装置の断
面図、第4図は第3図の実施例になるIIBDの特性を
従来の8BD。 の特性と比較して示す線図、第5図は本発明の応用例を
示す断面図であり第6図はその等価回路図、第1図は本
発明の他の応−用例を示す断面図であり、第8WAはそ
の等価回路図である。 11−・・絶縁物層、11 # 11@ 、 J 1
@ ”’nn領領域11,11..11.・・・鳳l1
III域、14.14’−多結晶シツブy層、IJ・・
・8IO8膜、16・・・バリアメタル層、11・・・
電極材料層、IIl、1B1.18.・・・アノード電
極% 19゜1#、〜11.・・・カソード電極、is
”−p m領域、JJ、’、JJ、”−・・ν1■域
。 出願人代理人 弁理士 鈴 江 武 彦特開昭58−
17680 (5) 第7図 第8R
Claims (1)
- 絶縁物層上に形成された多結晶シリコン層れ該多結晶シ
リコン層に互い1:隣接して設けられた1導電朧の低濃
度不純物領域および同導電型の高濃度不純物領域と、前
記低濃度不純物領域との接触界面にν璽ットキーパツア
を形成して設けられた電極と、前記高濃度不純物領域に
オー1ツク接触して設けられた電極とを具備したことを
特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11579181A JPS5817680A (ja) | 1981-07-23 | 1981-07-23 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11579181A JPS5817680A (ja) | 1981-07-23 | 1981-07-23 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5817680A true JPS5817680A (ja) | 1983-02-01 |
Family
ID=14671151
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11579181A Pending JPS5817680A (ja) | 1981-07-23 | 1981-07-23 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5817680A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6045052A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPS60253256A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体装置 |
US4952984A (en) * | 1987-10-19 | 1990-08-28 | U.S. Philips Corporation | Display device including lateral schottky diodes |
US4965643A (en) * | 1989-03-06 | 1990-10-23 | United Technologies Corporation | Schottky diode for integrated circuits |
-
1981
- 1981-07-23 JP JP11579181A patent/JPS5817680A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6045052A (ja) * | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
JPS60253256A (ja) * | 1984-05-30 | 1985-12-13 | Fujitsu Ltd | 半導体装置 |
JPH0512861B2 (ja) * | 1984-05-30 | 1993-02-19 | Fujitsu Ltd | |
US4952984A (en) * | 1987-10-19 | 1990-08-28 | U.S. Philips Corporation | Display device including lateral schottky diodes |
US4965643A (en) * | 1989-03-06 | 1990-10-23 | United Technologies Corporation | Schottky diode for integrated circuits |
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