JPS58172705A - プログラマブル・コントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はプログラマブル・コントローラに関し、特に
、入カニニットおよび出カニニットをコント［１−ラ本
体と別体に構成して入出力データを直列伝送する方式の
ものにおいて、その入カニニットの改良に関する。

プログラマブル・コントローラの構成形式の一種として
、外部から入力データがＮビット並列に与えられる入カ
ニニットと、Ｎビットの入力データを外部に並列に導出
する出カニニットとがそれぞれコントローラ本体と別体
に構成され、複数台の人カニニットおよび出カニニット
がコントローラ本体の直列データ出力端子と直列データ
入力端子との間に直列データ線を介して閉ループをなす
ように全°【直列に接続され、コントローラ本体か１１
１１゜ ら出カニニットへの出ｈデ―りの伝送、および入／）、
−１ニツトからコントローラ本体への入力データ伝送を
Ｆ記直列データ線を介して直列伝送するもまた、プログ
ラマブル・コントローうにおける入カニニットとして、
入力データ取込回路の消費電力を大幅に削減し、カビつ
この部分の発熱を減少させるために、入力データを取込
む時点にのみ取込回路に給電してこれを動作させるよう
にしたものがある。しかし、従来のこの種の入カニニッ
トでは入力データ取込回路の電源として直流電源しか使
えず、交流電源は使うことができなかった。

なぜなら、交流電源を用いた場合には、イの電源波形の
零り０ス点近傍の電圧が極小となる時点が入力データの
取込みタイミングと−ａすることがある訳で、その場合
には入力データが“１°′であってもＯＩＩとして読込
まれてしまう虞れがあるからである。

この発明は、Ｆ述した従来の問題点に鑑みなされたもの
であり、その目的は、直列伝送方式プログラマブル・コ
ントローラの入カニニットにおいて、入力データの取込
回路に常時大きな電力を供給しておくのではなく、かつ
この取込回路の電源として交流電源も使えるようにする
ことに鳴る。

Ｆ記の目的を達成するために、この発明は、直列デー少
伝送の１サイクル中に入力データ取込回路を複数回作動
させて複数回入力データを取込み、これによって取込ま
れた複数回分の入力データの多数決論理演眸を行ない、
その結果を正規の入力データとして取扱うように構成し
たことを特徴と４る。

以−ト、この発明の実施例を図面に基づいて詳細に説明
する。

第１図はこの発明を適用したプログラマブル・コントロ
ーラの全体の概略構成を示すブロック図である。このプ
ログラマブル−コントローラは、」ントローラ本体１と
３２台の入出カニニット（」１〜【）３２とに分割構成
されている。入出カニニットと称するのは入カニニット
と出カニニットの総称である。この図においては、【」
１とＵ３２が。

入カニニットとして示され、Ｕ２とＵ３とが出ｈ−１ニ
ットとして示されている。イして入カニニットと出カニ
ニットの合計で３２台まで接続できるようになっている
。複数台の入カニニットは全く同２構成で、以下Ｕ１を
代表して説明する。また、複数台の出カニニットは全く
同一構成であり、以下ＬＪ　２を代表して説明する。

入カニニットＵ１は、外部から８ビツトの入力データＩ
Ｎ１〜ＩＮ８が並列に与えられる入力端子の他に、直列
データ伝送用の直列入力端子Ｓｌと直列出力端子ＳＯと
を有している。また出カニニットＵ２は８ビツトの出力
データ０ＵＴ９〜ＯＬＪ　Ｔ　１６を外部に並列に導出
する出力端子と−、直列データ伝送用の直列入力端子Ｓ
【と直列出力端子Ｓ　Ｏとを有している。３２台の入出
カニニットＵ１〜ＬＪ３２は、互いの直列入力端子Ｓｔ
と直列出力端子ＳＯとを直列データ線２でもって接続し
合い、全体が直列データｌｌＡ２でもって直列に接続さ
れている。また、その一端側の入カニニット１ノ１の直
列入力端子Ｓｌがコントローラ本体１の直列出力端子Ｓ
　ＯＴに１列データ１２でもって接続され、他端側の入
カニニット（）３２の直列用り端子ＳＯが］ント臼−ラ
本体１の直列入力端子８１１に直列データ２でもって接
続されている。各人出ノノコニット（）１〜（）３２は
個別アドレスが設定されＣいる訳ぐはなく、Ｕ１〜ＬＪ
３２という番号は」ントローラ本体１の…内端子ＳＯＴ
側がら入力端ｊ’ｓＩＴ側に向かって順番に付けた番号
である。同様に、入カニニットの８ビツトの入力端子お
よび出ノＪコニットの８ビツトの出力端子に対しても、
コントローラ本体１の出力端子ＳＯＴがら入ツノ端子Ｓ
ＩＴに向けて順番に１から２５６までの連続した番号を
付けている。

一１ント【１−−７本体１は全体の制御の中枢となるＣ
ＰＬＪ３（中央処理ユニット）と、ｃＰ０３によ−）で
実行されるシステムプログラムを格納したシステム１［
トグフムメモリ４と、ＣＰＵ３によって８４１川突デー
全の一時格納エリアとして快ゎれるワー↓ングメ七り５
と、使用者が任意に設定したシーリンス制御プログラム
ゲ格、１給されるニーザブ［１グラムメ七り６と、後述
するようにへカニニットから取込まれる人力データと出
カニニットに！」λるべき出力データが格納される入出
カメモリ７と、上記色カニニットに与えるべき出力デー
タを所定のＭｌで含んだ直列データを出力端子Ｓ　Ｏ−
ｒから送出する送信装置８と、この送信装置′８と同時
に動作し、上記入力端子Ｓ　Ｉ　Ｔに印加される入カニ
ニットからの入力データを所定の順番で含んだ直列デー
タを受信する受信＠＠９を備えている。

送信＠ｌｆ８には、入力データの送信に先だっ（入出カ
メモリ７に格納された入出力データ（入力データおよび
出力データを含む）が転送される送信バッフ７メモリ１
０を有している。受信装置９は、受信した入出力データ
を一時記憶するための受信バッファメモリ１１を有して
いる。受信バッファメモリ１１に格納された受信データ
の中から後述するようにして入力ユニットからの入力デ
ータのみが選別°抽出されて入出カメモリ７に書込まれ
る。

周知のように、この種のプ「ｌグラマプル・コントロー
ラにおけるユーザプログラムの実行動作は、基本的にユ
ーザプログラムメモリ６からユーザ命令を順次読出し、
各ユーザ命令に従って入出ノＪメｔす７に格納されてい
る入出））Ｉ−タ閤の論理演幹処即をし、かっばの滴粋
結宋によって入出カメ七り７中の出力データを更新する
ことであり、この（１−＋ｙプ［ｌグラムの１サイクル
実行毎に、入出カメ七り７中の最新の出力データを所定
の出力ユニッｉ−に伝達する出力更新動作と、入カニニ
ット／Ｆ　ｌらの最新の入力データを入出カメモリ７に
１込む入力更新動作が行なわれる戸これにより入力１ニ
ツトに与えられる入力データと出カニニットから出力す
る出力データとの関係において、ユーザプログラムにて
規定されたシーケンス状態が作り出される訳である。

本発明に係るプ［ｌグラマプル・コント凸−ラにおいて
は、　ＣＰＬＪ３によってユーザプログラムが巡実行さ
れた時ｌｈぐ、入出カメモリ７の入出力データを送信バ
ッファメモリ１０に全て転送し、また受恰バツノアメモ
リ１１のデータの中から入力データのみを抽出して入出
カメモリ７に書込む。

この時点でＣＰ　ＬＪ　３は二１−ザブログラムの実行
を開始する。同時に送信装置Ｉ８と受信装置９が動作し
、ユーザ１［１グフ１１の実行動作と並行して、送信バ
ッファメモリ１０中の出ツノデータを出力ユニットに与
えるとともに人カユニ、ットからの入力データを受信バ
ッファメモリ１１に取込む。以！−の動作を繰り返すも
のである。

また、本実施例の装置においては、入力１ニツトと出カ
ニニットの配列順序や数は制限がなく、入カニニットと
出カニニットの合計で３２台まで接続可能となっている
。そして、本装置に電源を投入したときのイニシＶル処
理として、＝１ントＯ−ラ本体１は出力端子ＳＯＴと入
力端子ＳＩＴの間に入カニニットと出力ユニットがどの
ような順番で向合接続されているかをａ議する処理がな
される。イの処理の内容については後述する。そして、
そのユニットの接続状態をワーキングメモリ５中に設定
されたユニットテーブルに配録しておき、その後の実動
作の際に、受信装置９のバッファメモリ１１に格納され
たデータの中から、どれが入力データであるかをユニッ
トニープルを参照することによって区別するようになっ
ている。

第２図は人カニニット（」１と出力コニツｊ−ＬＪ　２
の構成を小している。入カニニットＵ１は、１チツプＣ
Ｐ　ＬＪからなる伝送回路１２を主体とし、また外部か
らの８ビツトの入力データＩＮ１〜【ＮＢを受ｔｉる入
力インターフェイス１３を有している。伝送回路１２中
のＲＡＭ領域には、８ビツトのｉ列バッノノ！レジスタ
ＳＢＲが設定されていて、このレジスタＳ　１３　Ｒは
ト述した直列データ伝送時に実質的に８ビツトシフトレ
ジスタとして機能する。」ントローラ本体１と各人出カ
ニニットを結ぶ閉ループで行なわれるｌ−記直列１−タ
伝送は、８ビット単位でいわゆる調歩同期方式にて行な
われる。伝送回路１２は入力端子Ｓ１に印加されるスタ
ートビットを検出して内部クロックＧＫを発すさせ、ぞ
のｖ１順次供給される８ビツトの直列データを受信して
、１列バッフ戸レジスタＳＢＲの一端側から順次シフト
入力する受信手段と、この受信手段の動作と四時にＦ記
直列バツフメレジスタＳ　ｌ）　Ｒの他端側から順次ジ
ット出りＪされる直列ノ゛−夕を出力端子Ｓ　Ｏから送
出する送信手段を有しＣいる。

サイクル中に入力インターフ１イス１３における入力デ
ータ取込回路を複数回作動させて複数回入力データを取
込む手段と、これによって取込まれた複数回分の入力デ
ータ、の多数決論理演算を行ない、（の演篩結果である
８ビツト入カデータをＬ２直列データ伝送の１リイクル
毎に上記直列バッフ７レジスタＳＢＲに並列に格納する
入力データ格納手段を有している。更に」・述したユニ
ットデープルを作成するために、入カニニットＵ１は、
電源投入時のイニシャル処理として上記直列バッファレ
ジスタ５ＩＩＲに所定の入カニニット識別符号を格納す
るイニシャル設定手段を有している。

出カニニットＵ２は入カニニットＵ１と同様な１チツプ
ＣＰＵで構成される伝送回路１４を主体とし、８ビツト
の出力データ０ＵＴ９〜ＯＩＪ　１−１６を外部に並列
に□１・出力するための出力インターフェイス１５を有
している。伝送回路１４は、出力データ伝送用の８ビツ
トシフトレジスタとして実質的に機能する直列バッファ
１レジスタＳＢＲを有しＣいる。伝送回路１４は、入力
端子８１に印加されるスタートビットを検出して内部ク
ロックＣＫを発４１さＵ、その後順次印加される直列デ
ータを受信して、上記直列バッフフッレジスタＳＢＲの
端側から順次シフト入力する受信手段と、この受信手段
の動作と同時に′Ｊ−記直列バツファレジスタＳ　Ｆ３
　Ｒの他端側から順次シフト出力される直列データを出
力＃子ＳＯから送出づる送信手段を有しＣいる。また伝
送回路１４は、上記直列データ伝送の１サイクル毎に直
列バッファレジスタ８８１＜に）記シフト人力によって
格納された８ビツトのデータを続出しで出力インターフ
ェイス１５に並列に供給し、これらデータを出力データ
０（」Ｔ９−ＯＬＩ　＋　１６として外部に出力する出
力データ読出手段を有している。更に上記ユニットテー
ブルを作成するために、伝送回路１４は、電源投入時の
イーシ鵞・ル処坤として−Ｆ記直列バッファレジスタＳ
　１〕Ｒに所定の出カニニット識別符号を格納リ−るイ
ニシ（・ル設定手段を有している。

以１ａ’：説明で明らかなように、コントローラ本体１
の送信装置１８から３２ユニット分の２５６ビツトの直
列データを送信すると、イれらデータは各入出カニニッ
ト（〕１〜【ノ３２における直列バッファレジスタＳＢ
Ｒに退出順番と入出力データの各畢号とが逆に対応する
形でストア杢れる。またそのとき同時に、伝送開始前に
各入出カニニットＵ１〜（）３２における直列バッフル
レジスタ８８Ｒに格納されＣいた合計２５６ビツトのデ
ータがコントローラ本体１の受信装ｗ９にｒ　２５６　
Ｊ　−’＝「１」という入出力データのｌｌ＠順に入力
される。

従って、送信装置８からデータを送出すときに、出カニ
ニットに与えるべき出力データを所定の順番で送出せば
、そのデータが所要の出角ユニット中の直列バッファレ
ジスタＳＢＲに格納され、その後そのデータを出力イン
ターフェイス１５を介して外部に出力すれば目的が達成
される。また伝送に先立って入力インターフェイス１３
を介して入力データを直列バッファレジスタＳＢＲに読
込んでおけば、その入力データが受信装置ｉ９に取込ま
れる。更に、ト述した電源投入時のイニシャル処理とし
て、入力コニットおよび出カニニットの直列バッフルレ
ジスタＳＢＲにそれぞれ人カニニット識別符号および出
力コニット識別符号が格納されでいるので、最初の直列
データ伝送時には、これら識別符号が受信装置９に供給
されることになり、コントローラ本体１のＣＰＬＪ３は
その識別ｍ号から出力端子Ｓｏｌと入力端子Ｓｔの間に
どのような順番で入カニニットと出カニニットが直列接
続されているかが判り、これを基に各１ニツトが入カニ
ニットか出カニニットかを示すユニットケーブルを作成
するものである。

第３図は１記入カニニツトにおける入力インターフＪイ
ス１３の構成例を示している。この入力インターフＬイ
ス１３は、入力端子ＩＮ１〜ＩＮ８に接続される入力信
号源ＳＷ１〜ＳＷ８から人力データを取込むための取込
回路と、その取込まれたデータを一時記憶するラッチ回
路３１とを備えている。このラッチ回路３１の入力側は
フォトカプラによ−）で分離されるようになっており、
１１−１）　１〜１．　Ｅ　Ｏ８はそのフォトカプラの
発光ダイオードを示している。ラッチ回路３１は上記伝
送回路１２から出力されるタイミング信号Ｔをインバー
タ３５を介して受け、信号１に同ＩＩＩ　Ｌ、て人力デ
ータをラッチする。各入力端子ＩＮ１〜ＩＮ８にはそれ
ぞれ入力信号源どしてのスイッチＳＷ１〜ＳＷ８の一端
が接続され、各スイッチの他端側は共通接続され、交流
電源３４の一端に接続されている。交流電源３４の他端
は共通端子ＣＯＭに接続されている。各パノノ端子ＩＮ
Ｉ〜ｒＮ８の内部側にはダイオードブリッジからなる整
流器３３がそれぞれ接続されており、各整流器の出力側
に上記Ｉ　Ｅ　Ｄ　１〜ＬＦＤ８’がそれぞれ高抵抗値
の抵抗Ｒ１と直列に接続されている。各１．．　Ｅ　Ｄ
　１〜１［ｒ）８のカソード側にはそれぞれ低抵抗値の
抵抗Ｒ２が接続されていて、これら抵抗Ｒ２の他端側は
共通接続され、フォトカプラ３２の出力素子を介して整
流器３３の一端に接続されている。このフォトカプラ３
２は上記伝送回路１２からのタイミング信号Ｔによって
駆動される。つまり、フォトカプラ３２がオフしている
ときは、例えばスイッチＳＷ１がオンしているとこのス
イッチＳＷ１を流れる電流はＬ　ＦＥ　Ｄｌおよび抵抗
Ｒ１を介し【共通端ｆ　ＣＯＭ側に流れる。このとき抵
抗Ｒ１は非常に大きな値に選ばれでおり、この抵抗Ｒ１
を通して流れる電流は微小電流で、実質的にこのスイッ
チＳＷＩに係わる入力取込回路に動作電源が供給されで
いないのと略同じ状態となる。ところが伝送回路１２か
らタイミング信号Ｔが供給されζノ４ｔ・カブ″）３２
がオンすると、例えばスーイッｆＳＷ１を流れる電流は
り、　Ｅ　Ｄ　１　、抵抗Ｒ２およびノ４（−カプラ３
２を介して共通端子ＣＯＭ側に流れる。抵抗Ｒ２の抵抗
値は非常に小さく、フォトカプラ３２がオンする［述の
状態にて始めてこの入力データ取込回路に給電される形
どなり、そのときの各入力端子ＩＮ１〜ｌＮＢに接続さ
れているスイッチＳＷ１〜ＳＷ８のオン・オフ状態がラ
ッチ回路３１にラッチされ、このラッチ回路を介して伝
送回路１２に入力される。つまりこの人カインターノ■
イス１３は伝送回路１２からのタイミング信号「を受け
て実質的に動作し、信号１が供給されていない間は入力
取込回路に殆ど電流が流れないの′で、電力消費が極め
て小さくなるとともに、この回路部分の”発熱が非常に
小さくなる。

第４図はコントローラ本体１のＣＰ　ＬＪ　３の動作の
概略を示すフローチャートぐあり、第５図は送信装ｗＩ
８と受信装置９の動作の概略を示すフローチャートであ
り、第６図は入力１ニツトと出カニニットの動作の概略
を示す）Ｏ−チャートである。

以下、これらフローチャートを関連付けて本装置の全体
の動作を説明する。

本装置に電源を投入すると、イニシャル処坤の一部とし
て上述したユニットケーブルの作成がなされる訳である
が、その動作は後述するとして、ＣＰ　Ｕ　３によって
ワーキングメモリ５中に既にユニットテーブルが作成さ
れているものとしてまず説明する。説明の初期状態とし
Ｃは、送信バララフメモリ１０に各出カニニットに供給
する出力データが所定の順番で格納されている。その状
態においでＣＰＵ３はステップ３０２を実行し、送信装
ｗ１８および受信装置９に対してデータ伝送開始指令を
発し、イの後ＣＰＵ３はステップ３０３に進み、１−ザ
ブＵグラムの実行ルーチンに入る。

ｈ、送信装置８はステップ４０２でもってＣＰ１ノ３か
らの伝送開始指令を受け、ステップ４０３に進んでＹ−
夕送仏ルーチンを実行し、送信バツノノ・メしり１０の
データを順番に出り端子ｓ　ｏ　−ｒに送出？Ｊ。また
同時に受信装置９て・はＣＰ　ＬＪ　３からの伝送開始
指令がステップ４１０にて検出され、ステツ１４１１の
データ受信ルーチンに進み、人／Ｊ端子８１１に順次印
加される受信データを受信ハッノノ・メ［す１１に格納
する。送信装置ｌ１８によるステップ４０３のデータ送
信ルーチンは３２コーツ１−分の１゛−タに゛つい一１
１’ｔなう。また受信装置１）のｙ”　−タ受イ８ルー
ーｆン中ｒ受化Ｔ−タ中にデータ伝送１ノーか検出され
れば一１ノーフラグをセラ１へし、送イ；鴫装ｗ８およ
びＣ，１）ＬＪ　３にこれを通知づる。　　　　　　　
　　・１ｌｌｉ。

ｆ）、入ノＪ　１１ニツトおよび出））　１１ニツトは
送信装置ｌｌ　８が送１．ｉ動作各開始したことにより
同時に動０４る３、出ツノー１−ットはステップ５０２
を実（うし、入力端子Ｓ１にスタートビットが印加され
るのを持っている。スタートビットが検出されると、ス
テツｆ　５０３に進み、イの後供給されるＢビ・ン１〜
の１列データを直列バッフルレジスタＳ　［３Ｒを使っ
て順次データをシフトしていく入出／Ｊ　＊　ｉ’ｌを
（１なう。次のステップ５０４で３２１−７ｉ分σ）１
″′−タ仏送が終了したかどうかを判定し、３２Ｉ−ッ
ト分に達するまぐはスラーツブ５０２に戻り、次の８ビ
ツトの伝送に先立つスタートビットを持つことになる。

そしく３２］ニット分のｆ−夕伝送が終了すると、ステ
ツー１５０５にてデータｆＴ１送終了時白で直列バツ−
ノン７レジスタＳ　Ｂ　Ｒに残・ンていＩこ８ヒツトの
出力データを出力インターフエイス１５を介して外部に
出ノＪし、ぞして最初のスｊ・ンプ５０２に戻る。

また入力コニットでは、ステップ６０２にて入力インタ
ー゛ノエイス１３を介して８ビ・ントの人力４　：： −ｉ−夕を取込ｌｖ　ｒ　　時記憶し、次のステツー１
６０３にて入力＃ｆＳｆにスタートビ・ントが印加さｔ
しるを持っている。スタートビットが検出されるとステ
ツ７６０４に進み、ぞの後供給される８ビットの１列Ｆ
−りをめ列バッフＩレジスタＳ　Ｄ　Ｒを使つ（舶次Ｊ
°−タ含シフトしくいく入出力動作をｔＴｋ−）。次の
ステツ１６０５で］ニット数をカランｌ　するためのカ
ウンタＣＮＩを＋１し、次のス１−ツ７６０６でカウン
タＯＮ［の内容が８または１６また１、１２４にｈつ（
いるかどうかを判定し、８．１６．２４の何れでしｈい
場合は次のステツノ’　６０７　Ｃ〕ＪウンタＯＮ１の
内容が３２になっているか古か、つまり３２コニッ１−
分のデータ伝送が終ｒしたか古かを判断する。ステップ
６０６でｈウンタＯＮ１の内含が８または１６または２
４（゛することが検出され／、：　ｊＭ合スｉツブ６０
２に戻り、り（ミング仁Ｌ；　ｌ　Ｊｌ！：発しく入カ
インターノｌｆス１３４　ｆＦ　Ｌ、　（８ピツｉ〜の
入力ｉ−タを並列に読込み　＆Ｓ　Ｗ憶し、次のスーｒ
ツブ６０３で次の−Ｊ−ツ！・のＩ”−”り伝送に先ｔ
ｔつスタートビット４特）。この上）に、自９１１−？
’−タ仏送の動作と並（１し、８Ｉ−ツ］−分のｒ−タ
伝送が（■なわれる毎に伝送回路１２　ｈ目）入ｈ（ン
ターノＩイス１３にタイミング信＠王が供給され、その
鳴にパノノインタ−）１イス１３が能動となって８ビツ
トの人力）−タが並列に伝送回路１２に取込まれる。イ
しく３２ｉＬニット分のデータ伝送が終了づると、ス−
７ツ１６０８に進んでカウンタＣＮ’Ｔを１に戻し、次
のステツー１６０９で今　麿人カインターノ１イス１３
を能動化して入力データを並列に取込み、次のステップ
６１０に（１列データ伝送の１リイクル中に取込んだ５
回分の人力データについて多数決論理演粋を行なう。つ
まり１リイクルのｆ−夕仏送動作に並行して、各入力端
子ＩＮ１へ・ＩＮＳからそれぞれ５同ずつ入力データを
読込んＣ゛おり、その５回分のデータのうち３回以ｌが
“°１°′であればぞの人力データを１″と決定し、２
同以トしか“１″でイ１１Ｊればその入力データを０′
°と決定する。イして次のステップ６１１で多数決論理
演粋によって決定された８ビツトの入力データを直列デ
ータレジスタ８ＢＲに並列に格納し、最初のステップ６
０２を実（うしてステツ’Ｉ　６０３　を次のデータ伝
送に際づるスター］・ヒラＩ−が供給されるのを持つこ
とになる。

ｌ述のように、この発明に係る入カニニットでは、１サ
イクルのデータ伝送の動作に伴って入内、インター７１
イス１３を間欠的に複数回能動化して入力データを読込
み、その複数回分の入力データの多数決論理演算でもっ
て最終的に入力データの論理を決定しでいる。従って、
データ取込み時にのみパノノインターフエイス１３を能
動化することによる省電力化および低発熱化の効果に加
えて、第３図の実施例に小したように入力データ取込回
路の電源として交流電源を使用することができる。

°つまり、交流電源波形の零クロス時点と入力取込みタ
イミングがたまたま一致しても、そのような故は連続す
る訳ではないので、複数回の多数決論理演韓により確実
に正しい入力データが読込めるからである。

送信装置８では、ステップ４０．３にて３２ユニット分
のデータ伝送を終了すると、ステップ４０４で７′−全
伝送が正常に行われた否かを判定し、１１常ぐあればス
テップ４０５で伝送エラーがあ−）たかどうかを判定し
、なければステップ４０６でＣＰ　ＬＪ　３とハンドシ
ェイクでさるを持つ。また受信装置１ｆ９ではステップ
４１１にて３２ユニット分のデータ受信が終了すると、
ステップ４１２に進み、ＣＰＵ３にデータ伝送終了を通
知し、次にステップ４１３ぐＣＰＵ３とハンドシェイク
できるのを持つ。

ＣＰ　ＬＪ　３は、ステップ３０３゛においてニ１−ザ
ＩＯグラムを一巡実行した後は、ステップ３０４で受信
装置９からデータ伝送の終了通知があるまで待機する。

受信装置９からデータ伝送の終ｒ通知があると、ステッ
プ３０５に進み、送信装置８からループ断線の通知があ
るかどうかを判定し、な番ノればステップ３０６で受信
装置９から伝送Ｊラーの通知があるかどうかを判断し、
なければステップ３０７に進む。ステップ３０７では送
信装置８とハンドシェイクして入出力データの転送を可
能にする。これにより送信装置８ではステップ４０６に
てＹＥＳと判定され、ステップ４０７に進む。一方ＣＰ
　Ｕ　３はステップ３０８に進み、人出カメ七り７の入
出ｌ）データ（出力データだけで良いが、全体ぐあって
も良い）を送信装置ｌ１８側に順墨に受ｃＪ渡４゜送信
＠１１Ｂではステップ４０７でＣＰ　ｊＪ　３からの入
出力データを受は取って送信バッノノ・メ七り１０に格
納する。送信装置［８はイの後、スＹツ１４０２に戻り
、ＣＰＬＪ３から伝送開始指令が発せられるのを持つ。

次にＣＰＵ３はス７ツ１３０９に進み、受信装置９とハ
ンドシェイクをしてデータ伝送のり能な状態とする。こ
れにより受信装置９においτはステップ４１３にてＹＩ
ｓと判断され、ステップ４１４に進む。このステッ′ブ
４１４では受信バッフ７メモリ１１に格納した受信デー
タを舶番にＣＰＵ３に受は渡す。ＣＰ　ＬＪ　３はステ
ップ３１０を実行し、受信装置９からのデータを受は取
り、そのデータの中から入ノツプ”−タのみを選別して
入出カメモリ７の所定エリアに格納する。受＠装冒９は
ステップ４１４を実行後、最初のステップ４１０に戻り
、ＣＰ　ＬＪ　３からの伝送開始指令を持つ。

ＣＰ　ＬＪ　３は、Ｌ記ステップ３１０においで受信装
［１９から伝送されて来たデータ中から入力データを選
別づるが、イのときにト述したユニットテーブルが参照
される。このスフ−ツブ３１０の詳細を第４図（Ｃ）に
示している。つまり、ステップ３１７で各人出カニニッ
トに個別に対応するユニットアドレスを指定するための
ユニットアドレスレジスタＬＪ　Ａ　Ｒをクリアにし、
次のステップ３１８で受信装置ｆ９から最初の８ビツト
のデータを取込む。次のステップ３１９でユニットアド
レスレジスタＬＪＡＲで示されるユニットテーブルのユ
ニット識別符号を読取り、ステップ３２０でその識別符
号が入カニニット識別符号か否かを判断４る。

入カニニットでなければ、ステップ３２３でユニットア
ドレスレジスタＬＪ　Ａ　Ｒを１だけ歩進し、ステップ
３１８のデータ取込ルーチンに戻る。そしてステップ３
１９，３２０と実行し、入力ユニット識別符号が検出さ
れた場合、ステップ３２１に進み、取込んだ８ビツトの
入力データを入出カメモリ７の所定Ｔリアに格納する。

その後ステップ３２２で３２］ニット分が終了したかど
うかを判断し、終了するまでＬｔステップ３２３を経由
して以Ｆの処理を繰り返し、３２ユニット分が終了すれ
ば、この入力取込みは終了する。

ｃ　ｐ　ＬＪ　３は以上説明したステップ３１０の処理
を柊７　すると、再びステップ３０２に戻り、送信装置
８と受信装［９にデータ伝送開始指令を発する。これに
より１述した動作が繰り返される訳である。

次に一イーシＶル処理の一部としてのユニットチー１ル
作成処理について説明する。入カニニットおよび出力ユ
ニットは最初のステップ５０１のイニシャル処理としで
、それぞれ入カニニット識別符号あるいは出カニｌニッ
ト識別符号を直列バラノアレジスタＳＢＲにプリセット
している。また送伝装置８におｉするイニシャル処１１
１４０１の一部として送信バッフ７メモリ１０がクリア
されている。

ＣＰ　ｔＪ　３はイニシレル処１！１１３０１の一部と
してユニットテーブルを作成する。、そのユニットテー
ブル作成ルーチンを第４図（Ｂ）に示している。まず、
ステップ３１１で送信装置１８と受信＠１１９にデータ
伝送開始指令を発し、次のステップ３１２で受信装置１
９からデータ伝送の終了通知が来るのを持つ。これを受
けて送信装置ｌＩ８と受信装置９によってＦ述した１列
データ伝送が行なわれ、イの結果受信装置Ｉ９の受信バ
ッフ７メモリ１１に入出力ユニットの直列バッファレジ
スタＳＢＲに１リセツトされていたユニット識別符号が
全て取込まれる。データ伝送が終了すると、ＣＰＵ３は
ステップ３１３でまず受信装置９とハンドシェイクし、
ステップ３１４で受信′＠ｗ９から受信した一Ｆ記ココ
ニット識別符号受は取り、それをワーキングメモリ５中
のユニットテーブルに順次ストアする。

次にステップ３１５で送信ＶｉＩ！８とハンドシェイク
し、ステップ３１６で送信装置８に全て“０″のデータ
を受は渡す。これでユニットテーブル作成ルーチンを終
了する。

以上詳細に説明したように、この発明に係る直列データ
伝送方−のプログ□ラマ１ル・コントローラは、入カニ
ニットにおける入力データ取込回路の省電力化および低
発熱化が達成できるとともに、入力データ取込回路の電
源として交流電源が使えるようになり、実使用−Ｌの制
約が従来に比べて少なくなり、汎用性および適用性が向
上することとなる。

【図面の簡単な説明】

第１図はこの発明を適用したプ「】グラマプル・」ント
ローラ・システムの概略構成を示すブロック図、第２図
は入カニニットと出カニニットの構成を示すブロック図
、第３図は入力インターフ１イスの員体例を承り回路図
、第４図はコントローノ本体のＣＰ　Ｕの動作を示すフ
ローチャ−ト、第５図はコントローラ本体の送信装置と
受信＠置の動作を示すフローチャート、第６図は入カニ
ニットと出力ユニットの動作を示ずフローチャートであ
る。 １・・・・・・ニー１ント［Ｉ−ラ本体ＩＪ　１〜Ｌ）
３２・・・入カニニットまたは出カニニット２・・・・
・・直列データ線 １３・・・・・・人力インターフ１イス３１・・・・・
・ラップ回路 ３２・・・・・・フォトカプラ ３４・・・・・・交流電源 ＳＯＴ・・・・・・出力端子 ＳＩＴ・・・・・・入力端子 ｓｉ・・・・・・入り端子 ＳＯ・・・・・・出力端子 ＳＢＲ・・・・・・直列バラノアレジスタＩＮＩ〜ＩＮ
Ｓ・・・・・・入力データＯＵ　Ｔ　９〜０ＵＴ１６・
・・・・・出力データ特許出餉人 第４図 （Ｂ）（Ｃ） ＝４２− 第５図 （Ａ） （Ｂ） １６図 （Ａ）

Claims (1)

【特許請求の範囲】
1. （１）外部から入力データがＮビット並列に与えられる
   へカコニツｉ−と、Ｎビットの出力データを外部番こ並
   列にｉ出する出力コニットとがぞれぞれ１ント■１−ラ
   本体と別体に構成され、複数台のパノノコーットおよび
   出力コニットがコント０−ラ本体の直列データ出力端子
   と直列データ入力端子との間にめ列ｆ−タ線を介して閉
   ループをむすように全て直列に接続され； １記人ツアー’Ｊニット、出カニニットの各々は、Ｎビ
   ットの１列バッフＩレジスタと、上記め列データ線を介
   し一ζ人ノＪ端ｆに印加されるｉＩ：ｊ列ｆ−タを費１
   ．τしく、１記１列バッフＩレジスタの一端側から順次
   ジット人力４る受ｔｉｉｆ段と、この受ｉム手段の＃Ｊ
   ｔ？＝とｌａＪ時に１配函列バッフ？レジスタの他端側
   から順次ジノ１へ出ノ１される１列データを出力端ｔ′
   かｊ）上記め＋ＩＩ　ｉ゛−タ線に出力する送信手段を
   ｈし； 上記出力コニットは、Ｌ記ｉ列データ伝送の１サイクル
   毎に上記直列バッフ〆レジスタにト紀シフ１〜入力によ
   って格納されたＮビットのデータを読出して上記出力デ
   ータとして並ダ１に出りする出力データ読出手段を右し
   ニ ド記入カニニット番、ｔ、ト配自列データ伝送の１サイ
   クル中に人力データ取込回路を複数同作ｌＦＪさせて入
   力データを複数回取込む手段と、これによって取込まれ
   た複数回分の人力ｆ−夕の多数決論叩演算を行ない、そ
   の結栄であるＮビットの人力データを）：　Ｈｃ！　ｉ
   Ｔｈ列データ伝送の１サイクル毎に１−配置列バッフ７
   レジスタに並列に格納する入力データ格納手段とを有し
   ： 上記コントローラ本体は、上記出力」ニットに与えるべ
   き出力データを所定の順番で含んだ直列データを上記出
   力端子から送出する送信手段と、この送信手段の動作と
   同時に１記入力端子に印加される１記入カニ１ニツトか
   らの人力データを所定の順番で含んだ直列データを受仁
   して　峙記憶りる受信手段とを有することを特徴とする
   プロゲラマール・コントローラ。