JPS58170227A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、周波数シンセサイザであって、基準周波数発
生器と、サイクル消去回路を設けた可変周波数低減手段
を含む周波数制御回路を備え、サイクル消去回路はパル
ス源から前記回路への各人カバルスに対し可変周波数低
減手段によって低減すべき周波数のサイクルを消去する
よう構成し、周波数制御回路に接続したジッタ補正信号
回路を備え、ジッタ補正信号回路の出力信号により、サ
イクルを消去する毎に生ずる周波数シンセサイザ＋７）
　ｔＢｊＪＦ４ｔＪｊｉｋ（Ｄｍｌｌｋ−８ｋｊ　；６
　＆７　＊　ｔｔ’Ｊ）Ｑ　＜　ｋ　Ｇ　　　（部分的
に補正する周波数シンセサイザに関するものである。

かかる周波数シンセサイザは既知であり、直接形のもの
、または間接形もしくは７エーズ・ロック・ループ形の
ものがあり、直接形においては出力周波数を基準周波数
から直接導出し、また間接形においては出力周波数を、
可変周波数発振器を基準周波数の所定有理分数にロック
する７エーズ・ロック・ループの一部を構成する可変周
波数発振器によって発生する。

直接形層波数シンセサイザの例は英国特許第１５４５Ｓ
Ｈａ号および英国公開特許公報第２０６１１１８１６ム
号に記載されており、フェース・ロック・ループ形周波
数シンセサイザの例は英国特許第１４４７４１８号およ
び英国公開特許公報第２Ｏｆ＄８１８５Ａ号に記載され
ている。各形式の周波数シンセサイザにおいて可変周波
数低減手段に、所要の周波数低減の大部分を提供または
分担する可変係数（モジュラス）分周器を設けることは
既知である。かかる分周器は一般に、スペクトル上は純
粋に、分周すべき周波数の正確な分数調波周波数を発生
ず本分数調波以外の周波数は、低減すべき周波数の選択
されたサイクルを消去Ｃキャンセル）するサイクル消去
技術によって発生するようにしている。

かかる技術は周知であり、その別名として、サイドステ
ップ・プログラミング（例えば、ム、Ｆ　、　Ｅｖｅｒ
ｓおよびり、Ｊ−）ｉａｒｔｉｎ　＠″ｚｍｐｒｏｖｅ
ａ　ｆｏｒｍｓ　Ｏｆ　ｄｉｇｉ−ｔａｌ　ｆｒｅｑｕ
ｅｎｏｙ　ａｙｎｔｈｅｓｉｉｚｅｒ”、　ｌＩＣＩＣ
ＣｏｌｌｏｑｕＣｏｌｌｏｑｕｉｕ　１９７Ｍ１１．第
９／１〜９１５頁参照）、パルス・ブランキング、パル
ス除来、パルス消去（キャンスレーシｌン）、およびパ
ルスまたはサイクル・スワローイング（ｌＩＷＩＬｌｌ
ＯＷｉｎｇ）がある。またがかる技術はＭｕｌｌａｒｄ
　Ｔｅｏｈｎｉｏａｌ　Ｎｏｔｅ　１４２°’　Ｖｅｒ
ｓａ−ｔｉｌｅ　ＬＳＩ　ｆｒｅｑｕｅｎｏｙ　ｇｙｎ
ｔｈｅｓｉｓｉｅｒ”にも記載されている。

例えば周波数シンセサイザは１個または複数個のモジュ
ロＮ分周器によって調整できる１、６〜８゜ＭＨｚの範
囲を有することができ、ここでＮはこの範囲において１
　ｋＨｚの周波数ステップを可能ならしめるよう調整す
ることができる栂。その場合がかる周波数ステップは、
例えばθ〜９９０Ｈｚにわ器を用いて細分することがで
きる。かがる態様においてり、Ｓ〜８０　ＭＨｚにわた
る範囲全体を！ＯＨｚの細分周波数ステップで周波数を
変化できるようにしている。かかる細分周波数ステップ
によって得られる調整可能な周波数は通常オフセット周
波数と呼ばれ、上述したパルス源を構成する周波数乗算
器の出力によって制御されるサイクル消去回路により発
生させている。

従来の周波数シンセサイザではパルス源により基準周波
数からサイクル消去パルスを導出するか、または可変周
波数発振器から、典型的には、固定数の入力パルスに対
しプログラマブルな数の出力パルスを発生する少なくと
もプログラマブルな周波数乗算器を介してサイクル消去
パルスを導出する。かかる出力パルスはこれが導出され
る周波数の任意の有理分数とすることができる平均周波
数を有する。しかし、かかる出力パルスは入力パルスに
よってス）ａ−プされるから、失われたパルスに起因し
て順次の出力パルスＨ′ｌの間の期間が変動’　　　Ｌ
／、かかる変動（ジッタと呼ばれる）の影響を低減する
前記補正回路を設けなければジッタにより出力周波数の
変紡が起る。

上記英国特許第１４４７４１８号に記載された周波数シ
ンセサイザでは周波数低減を順次加算・周波数乗算器に
よって部分的に行うようにし、この順次加算・周波数乗
算器は、これに供給される各入力パルスに対し、累積値
にプログラマブルな増分を加算し、アキュムレータの容
量を超える毎に出力パルスを送出し、過剰値をアキュム
レータに残留値として残すようにする。その動作原理を
、アキュムレータの容量が１であり、各入力パルスに対
しアキュムレータの値に０．７を加算する簡単な例につ
いて説明する。この場合アキュムレータは１０個の入力
パルスのうち第２，８１５，６，８゜９およびｌＯ香目
の入力パルスに対し出力を送出し、即ち１０個の入力パ
ルスに対し７個の出力パルスを送出する。云い換えれば
、周波数乗算器により平均パルス繰返周波数に０・りが
乗算されている。上記英国特許には７エーズ・ロック・
ループカ記載されており、こ”の７エーズ・ロック・ル
ーフテハアキュムレータにおける残留値をデ身ジ□タル
・アナログ・コンバータにおいてアナログ形式に変換し
、これによって得たアナログ信号を用いて、ジッタに起
因するフェーズ・ロック・ループにおける位相比較器の
出力の変動を補正するようにしている。

ジッタ補正装置において不平衡が残存している場合１こ
の不平衡が不要離散側帯波信号として出力周波数に現わ
れる。この信号は主出力信号に対し典型的には８０ｄＢ
低くすることができ、これは通信用受信−機におけるオ
ーディオ通過帯域においては適切であるが、放送用受信
機に対しては適切でない。例えば、出力周波数が１００
ｋＨｚでありかつオフセット周波数がＩｇ、５ｋＨｚで
ある場合、隣接チャネルに不要信号が生じ、従ってかか
る装置に対する仕様ではかかる信号のレベルを少なくと
も９０ｄＢ低くすることが要求される。本発明の一つの
目的はかかる問題を軽減できる周波数シンセサイザを提
供するにある〇 既知の周波数シンセサイザでｉよ、ジッタを効果的に予
測する補正信号を周波数乗算器の回路もしくは周波数乗
算器に関連する回路から導出するか、または上記補正信
号がサイクル消去を生ぜしめるパルスの履歴に依存する
ようにして予測補正信号を発生させる。これを行うには
使用する回路が着しく複雑になる。そこで本発明の他の
目的は、エレクＦロニツク・ハードウェアを低減するこ
とができ、改良された側帯波抑圧特性を呈し、かつ任意
パルス源を使用できる周波数シンセサイザを提供するに
ある。

前記英国公開特許公報第１０６８１８１ＳＡ号には、補
正信号供給後の残留ジッタを検出する検出器を含む自動
サーボ装置と、補正信号の振幅を制御する可変利得増幅
器とを備え、検出器により可変利得増幅器の利得を制御
して前記残留ジッタを低減させる周波数シンセサイザが
記載されている。この場合検出器および可変利得増幅器
は、検出した残留ジッタに応じて補正信号の振幅を調整
してこのジッタを最小にする自動サーボ装置を構成する
。

上記英国公開特許公報第２０６８１８５ム号に記載され
た周波数シンセサイザはかかる自動サーボ装置を使用し
ている。しかし、オフセット周波数ステップ幅が主ステ
ツプ幅の小さい分数である周波数ステップ変化の後に自
動サーボ装置の動作にある時間を要する。この動作時間
は１多くの目的に対しては適切であるが、例えば周波数
ホッピング無線システムまたはマイクロ波シンセサイザ
において使用する周波数シンセサイザに対しては過大で
ある。この動作時間におけるこの遅延のための理由を、
主ステツプ幅が１ｋＨｚでありかつオフセット周波数を
ｌ０Ｈｚステツプで調整できる例について説明する。従
って分数ステップは０．０１であり、自動サーボ装置は
ｌ０Ｈｚの周波数において情報を供給され、即ち最悪の
場合自動サーボ装置は、残留不平衡の有無を感知する以
前に１０分の１秒間時機する必要がある。この理由のた
めこの程度の時定数をサーボループに導入して、オフセ
ット周波数がｌ０Ｈｚまたは９９０　Ｈｚである最題状
簡の下で満足できる動作を行わＦやようにする必要があ
る。そこで本発明の他の目的は、自動サーボ装置を設け
る周波数シンセサイザにおいてこの時定数を大幅に低減
できるようにした周波数シン七すイザを提供するにある
。

本発明は、周波酸シンセサイザであって、基準周波数発
生器と、サイクル消去回路を設けた可変周波数低減手段
を含む周波数制御回路を備え、サイクル清＊回路はパル
ス源から前記回路への各入力パルスに対し可変周波数低
減手段によって低減すべき周波数のサイクルを消去する
よう構成し、周波数制御回路に接続したジッタ補正信号
回路を備え、ジッタ補正信号回路の出力信号により、サ
イクルを消去する毎に生ずる周波数シンセサイザの出力
周波数の周期におけるジッタを少なくとも部分的に補正
する周波数シンセサイザにおいて、ジッタ補正信号回路
が直流除去回路およびこれに後続するアナログ積分器を
備え、周波数シンセサイザが制御装置を備え、制御装置
からの制御信号により周波数制御回路において所定列に
おける低減すべき前記周波！からのサイク、ルの消去お
よび前記周波数へのサイクルの付加を行わせ、更に周波
数シン七すイザが、制御装置に接続され、制御信号によ
って生ずる周波数シンセサイザの出力周波数におけるジ
ッタを補正する制御信号補正回路を備えたことを特徴と
する。

本発明の周波数シンセサイザは、任意のノイルス源を用
いて周波数オフセットを得ることができ１かつパルス源
によって生じたジッタを含むパルス列の直流分除去およ
びアナログ積分によって一実際上位相ジツタを予測する
補正信号を導出するという利点を有している。ジッタ補
正信号を発生させるいわ参る１位相予測”形の既知の周
波数シンセサイザでは補正信号回路は一ディジタル影式
のものを使用し、これは一般にディジタル・アナログ・
コンバータを備えているが、その実用に際しては所要信
号範囲全体にわたり同一である種々のアナログ・ステッ
プ幅を得ることはできない。その結果、出力信号レベル
に対し約１１０ｄＢ低いレベルにおいて不要側帯波雑音
が発生する。しかし直接アナリグ積分を使用すると、利
得が平衡した後は変換膜りは発生せず、側帯波雑音が更
に８０〜８０ｄＢだけ低減される。

従って本発明の周波数シンセサイザによれば情帯波阻止
特性が着しく改善されるだけでなく、回路構成も著しく
簡単になる。実際上、補正回路は　　くシンセサイザ回
路においてジッタを含むパルス列が発生する任意の箇所
に接続することができ、例えばサイクル消＊回路の入力
端子または出力端子に接続することができる。前者の場
合には補正信号はサイクル消去を生ぜしめるパルスから
導出し、後者の場合には補正信号はサイクル消去が行わ
れたパルス列から導出する。

かかる目的に対しては上述した直流除去回路は直流阻止
回路を備えるだけでなく、直流分によって起る如何なる
影響をも補正するかまたは防止する回路も備えると考え
る必要がある。従って、積分器に供給する信号に直流分
が存在することにより積分器が飽和するが、直流分の影
響は洞えば英国公開特許公報第１０７４４ｇ１ム号に記
載された態様で補正または防止することができる。

補正信号回路は周波数シンセサイザの出力周波数に逆比
例する利得を有する増幅器を備えることができる。これ
により、補正信号のレベルが適正になるだけでなく、周
波数シンセサイザの出力周波数における大きい周波数変
化に起因する出力信号の如何なる変動も精密に補正され
る。

直流除去回路およびアナログ積分器を使用することによ
り側帯波雑音のレベルが低減される他、上述したサイク
ルの加算および減算により不要離散側帯波信号のレベル
が大幅に低減される０上述したように、ジッタ補正信号
回路における残留不平衡により−、オフセット周波数で
決まる離散周波数を有する不要側帯波信号が生じる。加
算および減算パルスの作用は周波数シンセサイザに増減
信号を導入することである。ジッタ補正信号回路に残留
不平衡が存在する場合には、不要離散信号におけるエネ
ルギーは増減信号と混合され、広いスペクトルにわたり
拡散され、その結果この不要離散信号はかなりレベルの
低減された雑音として現われる。かかる二重の線量低減
により本発明の周波数シンセサイザは放送システム等に
おいて使用することができる。

周波数シンセサイザにおける残留不平衡の符号または位
相を検出し、かつこの不平衡を低減させる方向において
補正信号の大きさを制御する自動サーｌ装置を有する周
波数シンセサイザでは、加算および減算されたパルスに
よって生ずる不平衡信号は自動サーボ装置が瘍に高い最
低周波数において情報を供給されることを意味している
。従って時定数を極めて小さくすることができ、これに
より周波数シンセサイザのレスポンスを所要周波数にお
いて遥に迅速に変化させるので、周波数シンセサイザの
有用性がかなり拡大される。

減算されるサイクル数と同数のサイクルが加算されるよ
う制御装置を構成することは必須ではなく、両方のサイ
クルの数の差は周波数オフセットを示すに過ぎない。し
かし、加算されるサイクルの数は所定期間において減算
されるサイクルの数にほぼ等しくすると好適であり、そ
の理由はこの場合には実際上層波数オフセットが生じな
いからである。

制御装置の出力信号は８つの状態、即ちパルスを消去さ
せる第１状態、パルスの加算または消去を行わせない第
Ｓ（中性）状態およびパルスを加算させる第８状態を有
する。

制御信号は少なくとも第１および第２散在パルス列を含
むことができ、第１パルス列の各パルスにより、低減す
べき周波数からす、イクルを消去し、第８パルス列の各
パルスにより、低減すべき周波数にサイクルを加算する
ようＩｌ成配置する。第１および第８パルス列を互に散
在させることによ麿低減すべき１波数の瞬時周波数は任
意瞬時において、長い消失パルス列に後続して長い加算
パルス列が起る場合に生じる平均周波数に近づ＜ＯＸつ
のパルス列のパルスが交互に配置された場合に、平均周
波数からの瞬時偏差は最小になる。しかし、２つのパル
ス列を互に散在させかつこれをランダムな態様で生じる
ようにした場合着しい利点が得られる。その場合、補正
信号における残留不平衡によって生じた出力周波数にお
ける位相ジッタ・エネルギーは完全に雑音と同様になり
、広い周波数スペクトルに拡散されるのでほぼ検出でき
ない。

はぼ同じ拡散効果を達成することができるが、２つのパ
ルス列が１つの擬似ランダム列を形成する場合この擬似
ランダム列は周知の態様で簡単に発生できるから、一層
便宜な実用的態様でほぼ同一の拡散効果を達成すること
ができる。

制御信号から生ずるジッタの量を最小にするため制御信
号をマンチェスタ符号の形態にするがまたは差分符号信
号とすることができる。なお本明細書において用語“差
分”はクロック信号を介して供給される入力信号の上向
き遷移を＋１出力信号に変換し、この入力信号の下向き
遷移を一１出力信号に変換し、いずれの遷移も存在しな
い場合０に変換することを意味する。

本発明の周波数シンセサイザはジッタ補正信号回路およ
び制御信号補正回路の出力を合成して合成補正信号を形
成する手段を備えることができる。

従って、位相変調器またはプログラマブル遅延発生器の
如きジッタ修正装置に対し単一の修正信号だけ供給する
ことを必要とする゛に過ぎない。この場合位相変調器の
動作原理はプログラマブル遅延発生器の動作原理とは通
常具なるが、本発明での用途に対しては位相変調器およ
びプログラマブル遅延発生器の作用効果はほぼ同じであ
る。

本発明の周波数シンセサイザは、合成補正信号が供給さ
れた後残留ジッタを検出する検出器と、合成補正信号の
振幅を制御するよう配設した可変利得増幅器とを備え１
可変利得増幅器の利得を検出器によって制御して残留ジ
ッタを低減ξせるようにする。かかる態様において検出
器および可変利得増幅器−は上述した自動サーボ装置を
構成し、この自動サーボ装置は検出された残留ジッタに
応じて補正信号の振幅を調整して残留ジッタを最小なら
しめる。

以下図面につき本発明の詳細な説明する。

第１図は本発明の周波数シンセサイザの第１実施例トし
て７エーズ・ロック・ループ形周波数シンセサイザをブ
ロック図で示し、本例のシンセサイザは電圧制御可変周
波数発振ＩＩ　ＶＦＯを備え、そざゞ ；　　　の出力端子はシンセサイザ出力端子Ｃ周波数Ｆ
Ｏ）をＩＩ成し、かつパルス消去回路Ｐａの一方の入力
端子に接続する。パルス消去回路ＰＳの出力端子はパル
ス加算器Ｐムを介して、調整可能な除＃Ｎ＞１で割算を
行うプログラマブル分周器ＰＤの入力端子に接続する。

分局器ＰＤの出力端子は位相比較器ＰＣの１ｌｌｌ比較
入力端子およびストローブ回路ＳＴＲの一方の入力端子
であるストロ−１入力端子に接続する。ストローブ回路
ＳＴＨの他方入力端子は、シンセサイザの出力周波数範
囲に対し低い周波数範囲における可変オフセット周波数
Ｆｏｅを有するオフセット周波数源ＯＦＢの出力端子に
接続する。

例えば、シンセサイザは分局器ＰＤによって１　ｋＨｚ
のステップ幅で調整可能な１．６〜８０　ＭＨｚの出力
周波数範囲な有することができ、かつ可変オフセット周
波数源ＯＦＳはｌＯＨ２のステップ幅で調整可能な０〜
９９０　Ｈ２の周波数範囲を有することができる。オフ
セット周波数源は例えばクロックパルス発生器ＯＰＧか
らまたは分局器ＰＤの出力からオフセット周波数を導出
する構成とすることができるが、この結線は図示を省略
する。従って、例えば、オフセット周波源ＯＦＳは英国
特許第１４４７４１８号の第８図に記載された周波数乗
算器ＲＭおよび′分周器Ｄ１を備えるか、または同じ英
国特許の第２図に記載された周波数乗算器Ｒだけを備え
ることができる。代案としてオフセット周波数源はアナ
ログまたはディジタル入力に直接依存するオフセット周
波数を発生するようにすることができる、かかるオフセ
ット周波数は多くの方法で得ることできること勿論であ
るが、その場合の要件はオフセット周波数源の出力周波
数ｙｏｓの範囲をシンセサイザの周波数範囲に比べ低く
することであり、その理由はオフセット周波数源の周波
数１’ｏａの制御可能な範囲によってシンセサイザの最
小周波数ステップが確立されるからである。

ストローブ回路８ＴＲの出力端子はパルス消去回路ＰＳ
のパルス消失指令入力端子に接続し、かつ加算器ムＤＤ
および利得制御増幅器Ｇｏムを介して直流除去回路ＤＯ
Ｒの入力増子に接続する。直流除去回路ＤＯＲの出力は
アナログ積分器ＩＮＴを介して位相変調器ＰＭの位相制
御入力端子に供給する。クロックパルス発生器ＯＰＧは
高い安定な繰返周波数を有するクロックパルスを発生し
、かかるクロックパルスは所要に応じ分周器ＤＩＶにお
いて分周して基準周波数（Ｈえば１０００パルス／秒）
を発生させ、これを位相変調器ＰＭを介して位相比較器
ＰＣの第２比較入力端子に供給する。位相比較器ｐｃの
出力信号はり一バスφループ・フィルタＬＰＦを介して
電圧制御発振器ＶＦＯの周波数制御人力熾子に供給する
。

７工−ズ等ロック・ループ制？ｌＪ　回Ｍ　ＶＦＯ−Ｐ
Ｓ−ＰＤ−ＬＰＦ−ＶＦＯの動作は周知であり、特に本
例の構成の場合の動作については前記英国特許第１４４
７４１８号１記載８れ′Ｃ″゛るが・要する１・位相比
較器Ｐ０（の出力信号をローパスフィルタＬＰＨにおい
て積分して電圧制御発振器ＶＦＯの周波数を調整して、
プログラマブル分周器ＰＤから位相比較器ＰＣの第１比
較入力端子に供給される信号の位相が位相変調器Ｐｖを
介して位相比較器ＰＣの第２比較入力端子に供給される
信号の位相に等しくなるようにする。

位相比較器ＰＣに対する２つの入力信号の相対位相が若
干相違する傾向を呈する場合、これに対応して位相比較
器ＰＯの出力信号が変化して、位相・比較器ＰＯに対す
る２つの入力信号の間の位相差を零ならしめるよう電圧
制御発振器ＶＦＯの位相を推移させる。

残りの回路部分は従来のものとは相違しており、従って
その動作を以下に詳細に説明する。平均周波数Ｆｏｇを
有するオフセット周波数源ＯＦＳからの出力パルスのス
トローブをプログラマブル分周器ＰＤの出力パルスを介
してストローブ回路ＳＴＨにおいて行２て、ストローブ
回路の出力端子から所定長さの出力パルスを発生させる
。このパルスにより、前記英国特許第１４４７４１８号
の第２図における対応パルスＦｒと同一態様で精密にパ
ルス消去回路ＰＳを作動させ、出力周波数ＦＯをオフセ
ットするようにする。オフセット周波数は出力周波数Ｆ
Ｏの微調整を行い得るように選定することができる。ス
トローブ回路ＳＴＨの出力パルスはパルス信号ムを構成
し、加算器ムＤ口および利得制御装置　装Ｇｏムの動作
を一時無視すると、このパルス信号Ａは直流除去回路Ｄ
ＯＨに供給され、この直流除去回路はパルス信号におけ
る直流分を（例えばコンデンサによって）除去するかま
たは直流分により積分器ＩＮＴにおいて生ずる飽和を補
正する１、これに特に好適な補正方法は英国公開特許公
報第２０ｇ２３６１ム号に記載されている。直流除去回
路ＤＯＨの出力信号Ｂをアナログ積分器ＩＮＴによって
積分して信号Ｃを発生させ、この信号Ｏを用いて位相変
調器ＰＭによって発生する位相遅延を制御する。

上述したように、ストローブされたパルス信号ムに応動
するパルス消去回路ＰＳの動作によりプログラマブル分
周器ＰＤの出力端子に現われるパルスにジッタが生じ、
パルス消去回路ＰＳが信号ムにおけるパルスの到来によ
ってパルスを消去する（即ち相殺または減算する）毎に
このジッタはパルスにおける位相遅延として現われる。

これと同じパルスを用いて、直流除去回路ＤＯＲおよび
積分器ＩＮＴを介して位相変調器ＰＭにおいて対応する
位相遅延を発生させる。従って位相変調器ＰＭから位相
比較器ＰＯに供給されるパルスがプログラマブル分周器
ＰＤからの対応するパルスにおけるジッタ遅延とほぼ同
じ範囲だけ遅延される。従・つて電圧制御発振器ｖＦＯ
の出力周波数ＦＯに対するジッタの影響が少なくとも大
幅に低減される。

実際上、信号Ｃはジッタから生ずる位相遅延を予測しか
つこの位相遅延を補正する値を有する。

従って、オフセット周波数１ｒｏｍが増大する程単位時
間当りのジッタの量が増大し、ジッタ補正信号Ｃの値が
増大する。直流除去回路ＤＯＲによる直流除去のため信
号Ｂの平均値は零となり、従って信号Ｏはパルス消失技
術によって生ずるジッタの量の関数となる。次に利得制
御増幅器ＧＯムの機能を説明する。

本例では利得制御増幅器ＧＯムを直流除去回路ＤＯＲの
前段に設けるものを示したが、利得制御増幅器は直列回
路ムＤＤ−ＤＯＲ−ＩＭＴ−ＲＭの任意の箇所に配設で
きることは当業者には明らかである。

上述した所から明らかなように、位相修正信号はオフセ
ット周波数源ＯＦＳによって実際に生ずる位相ジッタか
ら極めて簡単な態様で直接導出する。

更に、修正ステップを、ディジタル手段に基づく既知の
方式とは対照的にアナログ積分によって導゛出し、その
結果修正信号は、既知の位相予測方法において起る実際
のディジタル・アナログ・コンバータの精度不良によっ
て導入される不連続部分を含まない。従って、シンセサ
イザにおける雑音の低減が達成される。

更に本実施例はプログラマブル分周器ＰＤの出力端子か
ら同期パルスを供給される制御装置ＣＤを備える。パル
ス消去回路ＰＳ、パルス加算器Ｐムおよびプログラマブ
ル分周器ＰＤから成る制御回路に制御装置ＣＤを接続し
て、この制御回路には制御装置ＯＤから、相互散在パル
スＰ１から成るパルス列および相互散在パルスＰ２から
成るパルス列を含む制御信号を供給する。各Ｐｌパルス
によりパルス加算器Ｐムが周波数ＩＰｏに一個のパルス
（サイクル）を加算し、各Ｐ２パルスによりパルス消去
回路ＰＳが一個のパルスを打消すようにする。はぼ同数
のＰＩおよびＰ２パルスを発生して、ある時間にわたり
平均して、制御信号により正味の位相誤差が導入されず
、従ってこの制御動作によりシンセサイザに周波数誤差
が生じないようにすると好適である。

また制御装置ＯＤは各Ｐ１パルスに対し＋１パルスを含
みかつ各Ｐ２パルスに対し一１パルスを含む合成制御信
号を加算器ムＤＤの入力端子に供給する。これらのパル
スの振幅を利゛得制御増幅器ＧＯムによって調整し、直
流除去回路ＤＯＲにより直流分を除去し、積分器ＩＮＴ
によって積分した後に得られる補正信号により位相変調
器ＰＭを制御して、プログラマブール分周器ＰＤの出力
端子におけるジッダが位相変調ＩＩＩＰＭの出力端子に
おける対応するジッタと精密に整合されるようにする。

先に述べたように、制御装置ＣＤ、パルス加算Ｒ＃Ｐム
および加算器ムＤＤを設けない周波数シンセサイザでは
信号Ｂにおけるジッタ情報が比較的低い周波数例えば１
０Ｈ２を有するので、補正信号路において１０分１秒ま
たはそれ以上の時定数を設定する必要がある。従って所
要周波数Ｆｏにおける変化にシンセサイザが追随する時
間は１０分の１秒となり、これはある種の用途に対して
は過大となる。しかし制御装置ＣＤを設けることにより
加算器ＡＤＤによって補正信号に”増減”信号が加算さ
れ、その結果補正信号における情報がかなり高い繰返周
波数を有することとなる。従って補正信号路の応答時間
を極めて短くすることができ、これによりシン七ｉイザ
の使用可能箱Ｈがかなり拡大される。

他の利点は、補正回路における不平衡に起因して出力周
波数Ｆｏに生ずる不要離散側帯波信号（おけるエネルギ
ーが同じ不平衡の結果出力抱子に°生ずる残留増減信号
により広い周波数スペクトルにわたり分散されることで
ある。かかる態様において前記不平衡によっては、出力
信号において相対的に検出不能なレベルの雑音だけ生ず
るに過ぎなくなる。

周知の如く、パルス消去回路ＰＳは信号ムにおいてパル
スが存在しない場合ｎ（例えば１０）で割算を行いかつ
制御パルスが存在する場合（ｎ＋１）で割算を行ういわ
ゆる１／（ｎ＋１）プリスケーラ（ｐｒｅａｏａｌｅｌ
ｒ）を備えることができる。同様の態様でパルス加算器
Ｐムはｎ／（ｎ−１）プリスケーラを備えることができ
る。代案として、パルス加算器Ｐムは、例えば、プログ
ラマブル分周器ＰＤの第１段を構成する２分の１分周回
路を備え、この分周回路は通常は８で分局を行うが各Ｐ
１パルスに対しては１で分局を行うようにすることがで
きる。

また代案として、パルス消去回路ＰＳ１ノ（ルス加算器
Ｐムおよびプログラマブル分周器ＰＤは英国公開特許公
報第１０７４４１ム号に記載されたモジュロ＋ｎ−１＞
／ｎ／（ｎ＋ｘ　）分周器によって行わせることができ
る。

原理的には＋１および一１パルスは分周装置の分周比が
ｎｌとなる０信号期間と共に散在させることができるが
、その場合加算器ムＤＤに供給される補正信号は皮相的
に何等有用な目的には役ｑたない情報を含む。しかし補
正信号の雑音の如き性質を改善するため多数の０信号期
間を包含させると有利である。

最大周波数の情報を与える制御装置ＣＤからの制御信号
は基準周波数Ｆｒにおいて交互に生ずる＋１および−ｌ
パルス従って周波数Ｆｒ／２の方形波となる。しかし合
成信号はマンチェスターコード（パルス列における０ま
たは１の存在に応じて（＋１．−１）または（−１，＋
１）という対の形態で符号化されるコード）であるかも
しくはその差分コードであるランダム擬似−ランダム２
進列がら導出するかまたはかかるランダム擬似−ランダ
ム２進列を構成するようにするのが好適である。

ある状態においてはマンチェスターコード信号の差分コ
ード信号を導出するのが有利である。ランダム列は最大
周波数ｉｒｒで発生する必要があり、ランダム列が全周
期Ｔを有する場合そのスペクトルは雑音の如くなるが、
周波ＩＴ−１で離間された離散成分を有する。Ｔが典掴
的なシンセサイザに対しては約１００ｍ秒より短い場合
、スペクトルは純雑音と考えることができる。この場合
補正系における不平衡から生ずる出力周波数におけるエ
ネルギーは離散信号としては現われず、雑音スペクトル
信号として拡散される。かかる態様において全不平衡エ
ネルギーはこの拡散作用無しに許容できかつ依然聴取不
能な最大不平衡エネルギーより８０ｄＢまで大きくする
ことができる。これを−例につき次に説明する。

本例の周波数シンセサイザは例えば１　吋ｋＨｚのチャ
ネル間隔を有するマルチ・チャネル通信システムと共に
使用することができる。シンセサイザへ 周波数ステップが１００　ｋＨｚでありかつオフセット
いて不要な１２−！−ｋＨｚ信号が発生する。特別な手
段を講じない場合この信号はチャネル搬送波に対し８０
〜５０ｄＢ低いが、０ＯＩＴＴ（国際電信電話諮問委員
会）の仕様ではこれを少なくとも９０ｄＢ低くすること
が要求される。これはランダムまたは擬似ランダム分布
を有する制御信号を使用することによって簡単に達成す
ることができる。

帰還路を有するＮ段シフトレジスタから周知の態様で発
生した擬似ランダム２進列を使用した場合、２Ｎ−１個
の興なるコードが発生する。各コードは、すべての桁に
０を含むコードは存在しないからすべての桁に１を含む
コードを除き、他の特定コードの補数で表わされる。従
ってｇＮ−１個のコードから成る完全コード列毎に１回
小さい不平衡が起る。例えばＩ　ＭＨｚのクロックパル
スによってシフトさせるＮ−１１段のシフトレジスタに
よってコード列を発生する場合、全サイクル長は２１１
−１−１８１０’７１ビット即ち周波数１．６８Ｈｚ　
テある。

従ってこの周波数では極めて小さい不平衡が生じるに過
ぎず、最終周波数においては多くの場合許容できる小さ
いオフセットを生ずるに過ぎない。

この場合、代案として、マンチヱスタコードまた・は差
分コードを用いて不平衡を完全に除去することができる
。

補正が不完全であるため、擬似ランダム２進列からのあ
る残留エネルギーによって位相ジッタが生じた場合１こ
のジッタの側帯波成分は？、６８Ｈｚで離間され、この
間隔において側帯波エネルギーは白雑音から識別するこ
とができ、従ってほぼ聴取不能となる。

第１図において相関装置Ｖを含む破線で示した自動サー
ボ装置を設けない上述、したシンセサイザにおいては、
利得制御増幅器Ｇｏムの利得を図示しない態様で、周波
数ＦＯの逆関数となるよう制御することができ、その理
由を次に説明する。

実際上、信号Ｃは、ジッタから生ずる位相遅延を予測し
従ってこの遅延を補正する値を有する。

従って、オフセット周波数１’ｏｓが増大する程、単位
時間当りのジッタが増大し、ジッタ補正信号Ｃの値が増
大する。直流分を除去されたため信号Ｂの平均値は零で
あり、従って信号０はパルス消失動作によって生じたジ
ッタの大きさの関数となる。

しかしプロゲラ！プル分周＠ＰＤの入力塙子においてパ
ルスが減算された場合位相比較器ＰＣからの電圧ステッ
プはパルスの長さく即ち電圧制御発搬器ＶＦＯの出力周
波数の１サイクル）に比例し、従って周波数ＦＯに逆比
例する。従って周波数シンセサイザが前述した１、６〜
８０ＭＨｚの範囲を有する場合には、シンセサイザがそ
の出力周波数範囲の一端から他端へ切換えられたとき、
ジッタ補正回路によって処理された信号の振幅が変化す
る。

これによりジッタ補正信号Ｏにおける精度が不良となり
、補正信号回路に含まれる利得制御増幅器Ｇｏムの利得
を、その入力端子に周波数Ｆｏを供給される周期−アナ
ログ変換器によって制御することができる。かかる態様
において、全周波数範囲にわたりジッタの影響を極めて
精密かつ正確に補正することができる。

しかし利得制御増幅器Ｇｏムが相関装置Ｖを含む破線で
示した自動サーボ装置の一部を構成するようにすると好
適である。相関装置Ｍの信号入力端子は位相比較器ＰＯ
の出力端子に接続し、かつ相゛関装置Ｖの基準入力端子
は加算器ムＤＤの出力端子に接続する。相関装置Ｖの相
関信号出力により利得制御増幅器（）Ｏムの利得を制御
する。かかる態様で相関装置ｙは位相比較器ＰＯの出力
端子に生ずる残留ジッタを検出し、利得制御増幅器Ｇｏ
ムの利得を変化し、従って補正信号０の振幅を変化して
残留ジッタを自動的に除去する。

なお本実施例では増幅器Ｇｏムを直流除去回路ＤＯＨの
前記←配置したが、直列回路ムＤＤ−ＤＯＲ−ＩＮＴ−
ＰＭの任意の箇所に配置できることは当業者には明らか
である。

上述した所から明らかなように、位相修正信号はオフセ
ット周波数源ＯＦＢによって実際に生ずる位相ジッタか
ら極めて簡単な態様で直接導出する。

更に、修正ステップを、ディジタル手段に基づく既知の
方式とは対照的にアナログ積分によって導出し、その結
果修正信号はへ既知の位相予測方法′　”。

１　　　において起る実際のディジタル・アナログ・コ
ンバータの精度不良によって導入される不連続部分を含
まない。

最近の周波数シンセサイザでは間隔を小さくした出力周
波数が要求され、これにより所定出力周波数に対する分
周比が大きくなりかつオフセット周波数ｙｏ８の値が小
さくなる。これにより出力雑音およびスイッチング速度
につき許容できない特性を呈する。しかし本発明の周波
数シンセサイザによれば周波数の増分を小さくできると
同時に、かなり高い基準周波数Ｆｒと共に良好な雑音お
よびスイッチング速度特性を実現することができる。

第２図は、本発明によるいわゆる直接形式の周波数シン
セサイザ即ち所要の（低い）出力周波数を得るため基準
周波数発生器からの可変数のパルスを消去する形式の周
波数シンセサイザの実施例をブロック図で示す。

本例のシンセサイザは、順次に、クロックパルス発生器
ＯＰＧを含む安定周波数源と、繰返周波数Ｆｒを有する
出力比較パルスを送出するプロゲラ・・、：１ マプル分周器ＤＩＶと、パルス加算器ＦＡと、パル　　
□ス減算器ＰＳと、周波数（レート）乗算器ＲＭと、遅
延回路ＤＬと、スタート人力漏子Ｓおよびリセ　　□・
ット入力端子Ｒを有するランプ関数発生器ＲＧと、シン
セサイザの出力周波数１０を構成する出力を送出するア
ナログ比較器００Ｍとを備える。補正信号回路は直流除
去回路ＤＯＲと、アナログ積分器ＩＮＴと、分周器ＤＶ
と、利得制御増幅器ＧＯムと１加算回路ＳＵＮとを備え
る。周波数乗算器ＲＭの乗算係数は分周器ＤＶの分局係
数をも決定する入力信号ｎによって制御する。更に補正
信号回路は相関装置輩、ロー−パスフィルタＦおよび制
御装置ＯＤを備える。相関装置ｖ１フィルタｙおよび利
得制御増幅器Ｇｏムは所要に応じて適宜設ける自動サー
ボ装置を構成する。

ここでこの自動サーボ装置Ｍ−Ｆ−Ｇｏムの動作を無視
し、かつ利得制御増幅器ＧＯムの利得が１であると仮定
すると、本実施例の動作は次の通りである。

制御装置ＯＤ％パルス加算器Ｐムおよびパルス減算器Ｐ
Ｓの動作は＠１図につき先に説明した所と′同じであり
、即ち制御装置ＣＤの制御の下に加算および減算サイク
ル（パルス）だけ増減された基準周波数Ｆｒを含む信号
を周波数乗算器ＲＭの入力端子に供給する。周波数乗算
器ＲＭ　Ｇｅｔ　Ｆｚｍ−ｎ　−Ｆｒで与えられる平均
周波数のパルスを出力端子から送出し、ここでｏ＜ｎ＜
ｘであり、かつ所定期間にわたり回路０Ｄ−Ｐム−ＰＳ
によって加算されるパルスの数は同じ所定期間にわたり
この回路によって減算されるパルスの数と同一と仮定す
る。この出力パルスは周波数乗算器ＲＭへの入力パルス
と同期され、加算および減算されたパルスによって生じ
た付加的ジッタは周波数乗算器ＲＭによって生じたジッ
タと共に直流除去回路ＤＯＲの入力端子に供給する。直
流除去回路ＤＯＨの出力パルスはアナログ積分器ＩＮＴ
によって積分し、次いで積分した信号は実際上乗算ディ
ジタル・アナログ・コンバータを備える分局器ＤＶにお
いて周波数乗算器制御信号によって分局する。

分４器Ｉ）Ｖの出力アナログ信号は等間隔パルス列を発
生するため周波数乗算器ＲＷの出力に要求される進み時
間に比例する。しかし、ランプ関数発生器ＧＭおよびア
ナログ比較器００Ｍの組合せは周波数乗算器ＲＭの出力
信号を遅延することしかできず、これを進めることがで
きないから、分局器ＤＶの出力の値を、クロックパルス
の完全−周期（１”）を示すアナログ電圧だけオフセッ
トする必要がある。これを加算回路ＳＵＮによって行わ
せるようにする。

等間隔出力パルスは次の如くして発生させる。

周波数乗算器ＲＭの出力パルスを遅延回路ＤＬにより周
波１ｊＦｒの１クロック周期にわたり遅延してアナログ
ｉ分動作のための時間を生ゼしめる。

次いでこの遅延したパルスをランプ関数発生器ＲＧのス
タート入力端子Ｓに供給し、ランプ関数発生器ＲＧの出
力端子に生じたランプ電圧を、例えば差動演算増幅器を
備える比較器００Ｍの非反転入力端子（＋）に供給し、
その反転入力端子（−）には加算回路ＳＵＮから所要の
遅延に比例する電圧を供給する。ランプ電圧がこの遅延
ＩＫ田に到達したとき、１　比較器ＣＯＭの出力は高レ
ベルと゛な°す、ランプ関数発生器ＲＧをそのリセット
入力端子Ｒを介してリセットする。従ってシンセサイザ
の出力は比較器ＣＯＭからの極めて短い出力パルスで構
成されることとなる。従って周波数乗算器ＲＭの出力は
適正量だけ遅延され、比較器ＣｏＭの出力端子には周波
数Ｆ□−ｎ−Ｆｒ（但しｏ＜ｎ＜υの等間隔パルス列が
生じる。

加算回路ＳＵＮ　、ランプ関数発生器ＲＧおよび比較器
００Ｍはプログラマブル遅延発生器を構成し、このプロ
グラマブル遅延発生器は分局器ＤＶがらの補正信号によ
り制御されてその出力パルスはパルス発生周期を等しく
するような量だけ遅延される。

自動サーザ装置の動作は第１図につき先に説明した自動
サーボ装置の動作に極めて類似しており、即ち相関装置
Ｍはシンセサイザ出力における残留ジッタと遅延回路Ｄ
Ｌの出力によって構成する基準信号との相関を求めるこ
とによってシンセサイザ出力の正負符号または位相を検
出し、これを用いて比較器°００ｖの反転入力端子に供
給する補正信号の振幅を制御する。相関装置Ｖの出力は
フィルタＦによって積分され、これによって生じた信号
により利得制御増幅器ＧＯＡの利得を制御して、周波数
ＦＯにおける残留ジッタが少なくともほぼ零となるよう
にする。

代案としてパルス加算器Ｐムおよびパルス減算器ＰＳは
周波数乗算器ＲＭおよび遅延回路ＤＬの間に配設するこ
とができる。

【図面の簡単な説明】

［１図は本発明の第１実施飼としてフェーズ・ロック・
−ループ形周波数シンセサイザを示すブロック図、 第２図は本発明の第２実施例として直接形層波数シンセ
サイザを示すブロック図である。 ＶＦＯ・・・電圧制御発振器、 ＰＳ・・・パルス消去回路、Ｐム・・・パルス加算器、
ＰＤ・・・プログラマブル分周器、 ＳＴＲ・・・ストローブ回路、ＯＦＳ・・・オフセット
周波数ｋ　、ＯＰＧ・・・クロックパルス発 生器、ＤＩＶ・・・分周器、 ＤＯＲ・・・直流除去回路、　ムＤＤ・・・加算器１Ｇ
ＯＡ・・・利得制御増幅器、ＩＮＴ・・・アナログ積分
器、ＰＣ・・・位相比較器、ＬＰＦ・・・ローパス・ル
ープフィルタ、ＣＤ・・・制御装置、 Ｖ・・・相関装置、 ＯＰＧ・・・り田ツクパルス発生器、 ＤＩＶ・・・プログラマブル分周器、 ＣＤ・・・制御装置、ＰＳ・・・パルス減算器、Ｐム・
・・パルス加算器、　　ＲＭ・・・周波数乗算器、ＤＬ
・・・遅延回路、　　　　ＤＯＲ・・・直流除去回路、
ＩＮＴ・・・アナログ積分器、Ｄｖ・・・分周器、ＲＧ
・・・ランプ関数発生器、Ｖ・・・相関装置、Ｆ・・・
ローパスフィルタ、ＧＯＡ・・・利得制御増幅器、００
Ｍ・・・アナログ比較器、ＳＵＮ・・・加算回路。

Claims (1)

1. 【特許請求の範囲】 １　周波数シンセサイザであって、 基準周波数発生器と、 サイクル消去回路を設けた可変周波数低減手段を含む周
   波数制御回路を備え、サイクル消去回路はパルス源から
   前記回路への各入力パルスに対し可変周波数低減手段に
   よって低減すべき周波数のサイクルを消去するよう購成
   し、 周波数制御回路に接続したジッタ補正信号回路を備え、
   ジッタ補正信号回路の出力信号により、サイクルを消去
   する毎に生ずる周波数シンセサイザの出力周波数の周期
   におけるジッタを少なくとも部分的に補正する周波数シ
   ンセサイザにおいて、 ジッタ補正信号回路が直流除去回路およびこれに後続す
   るアナログ積分器を備え、周波数シンセサイザが制御装
   置を備え、制御装置からの制御信号により周波数制御回
   路において所定列における低減すべき前記周波数からの
   サイクルの消去および前記周波数へのす身クルの付加を
   行わせ、 更に周波数シンセサイザが、制御装置に接続され、制御
   信号によって生ずる周波数シンセサイザの出力周波数に
   おけるジッタを補正する制裸信号補正回路を備えたこと
   を特徴とする周波微シンセサイザ。 λ　ジッタ補正信号回路により、出力周波数の周期にお
   けるジッタを生ぜしめるジッタを含む周波数シンセサイ
   ザにおけるパルス列自体からジッタ補正信号を特徴とす
   る特許請求の範囲第１項記載の周波数シンセサイザ。 ＆　ジッタ補正信号回路の入力端子をサイクル消去回路
   の入力端子または出力端子に接続する特許請求の範囲第
   ２項記載の周波数シンセサイザ。 表　所定期間に制御信号を介して付Ｂｕするサイクルの
   数を同じ期間に制御信号を介して消去するサイクルの数
   とほぼ同一とする特許請求の範囲第１乃至８項中のいず
   れが一項記載の周波数シンセサイザ。 翫　前記所定列が互に散在莢配置される少なくとも第１
   および第２のパルス列を含み、第１パルス列の各パルス
   により、低減すべき周波数からサイクルを消去し、第２
   パルス列の各パルスにより、低減すべき周波数にサイク
   ルを付加する特許請求の範囲第１乃至４項中のいずれか
   一項記載の周波数シンセサイザ。 ａ　＠ｌおよび第２パルス列が一つの擬似ランダムパル
   ス列を構成する特許請求の範囲第６項記載の周波数シン
   セサイザ。 ７、　ジッタ補正信号回路および制御信号補正回路の出
   力を合成して合成補正信号を形成する手段を備える特許
   請求の範囲第１乃至６項中のいずれか一項記載の＊！数
   シンセサイザ。 （＆　合成補正信号が供給された後残留ジッタを検出す
   る検出器と、合成補正信号の振幅を制御するよう配設し
   た可変利得増幅器とを備え、口■変利得増幅器の利得を
   検出器によって制御して残留ジッタを低減させる特許請
   求の範囲第１乃至１項中のいずれか一項記載の周波数シ
   ンセサイザ。