JPH0451098B2 - - Google Patents

Info

Publication number
JPH0451098B2
JPH0451098B2 JP58044540A JP4454083A JPH0451098B2 JP H0451098 B2 JPH0451098 B2 JP H0451098B2 JP 58044540 A JP58044540 A JP 58044540A JP 4454083 A JP4454083 A JP 4454083A JP H0451098 B2 JPH0451098 B2 JP H0451098B2
Authority
JP
Japan
Prior art keywords
frequency
signal
circuit
pulse
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP58044540A
Other languages
English (en)
Other versions
JPS58170226A (ja
Inventor
Jeemusu Andaahiru Maikeru
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS58170226A publication Critical patent/JPS58170226A/ja
Publication of JPH0451098B2 publication Critical patent/JPH0451098B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H03L7/1978—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider using a cycle or pulse removing circuit

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 発明の分野及び従来技術の説明 本発明は基準周波数発生器と、周波数制御回路
を具える周波数シンセサイザであつて、前記周波
数制御回路は可変周波数逓降手段を含み、該手段
はパルス源から供給される各入力パルス毎に逓降
すべき周波数の１サイクルを消去するよう構成さ
れたサイクル消去回路を具え、更に前記周波数制
御回路には各消去サイクルによつて生ずる出力周
波数の周期のジツターを少なくとも部分的に補償
するよう構成されたジツター補償信号回路を接続
して成る周波数シンセサイザに関するものであ
る。
斯る周波数シンセサイザは既知であり、出力周
波数を基準周波数から直接取り出す“直接”型
と、出力周波数をロツクループの一部を構成する
可変周波数発振器（その周波数は基準周波数の所
定の有理分数値（整数値も含む）にロツクされ
る）により発生させる“位相ロツクループ”型と
がある。
直接型周波数シンセサイザは例えば英国特許第
1545953号明細書及び同第2062315号明細書に開示
されており、位相ロツクループ型シンセサイザは
例えば英国特許第1447418号及び同第2068185A号
明細書に開示されている。各型のシンセサイザに
おいては周波数逓降手段に可変モジユラス分周器
を設け、これにより所要の周波数逓降の大部分を
達成することが既知である。斯る分周器は一般に
分周すべき周波数の正確な分数調波であるスペク
トル的に純粋な周波数を発生する。分数調波以外
の周波数は、逓降すべき周波数の選択したサイク
ルを消去するサイクル消去技術によつて発生され
ている。斯る技術は公知であり、サイドステツプ
プログラミンミグ（例えば「IEE Colloquim
Digest」1972／11、pp9／１〜９／５、
“Improved forms of digital freguency
synthesisers”参照）とも称されており、またパ
ルスブランキング、パルス除去、及びパルス又は
サイクル吸収とも称されている。この技術は
「Mullard Technical Note 142」pp.8、９
“Versatile LSI frequency Synthesisers”にも
開示されている。
例えば、ある周波数シンセサイザは１個以上の
モジユロＮ分周器のＮを調整することによつて
1.6MHz〜30MHzの範囲内の周波数を1KHzステツ
プで発生することができる。これらのステツプは
周波数逓降器を用いて更に細分し、例えば０〜
990Hzの周波数変化を10Hzの小ステツプで発生さ
せることができる。このようにして、1.6MHz〜
30MHzの全範囲を10Hzの小ステツプでカバーする
ことができる。これらの小ステツプで与えられる
可調整周波数は通常オフセツト周波数と称されて
おり、上記周波数逓降器（前述のパルス源を構成
する）の出力により制御されるサイクル消去回路
によつて与えられる。
従来の装置においては、パルス源は基準周波数
から、又は可変周波数発振器から、代表的には一
定数の入力パルスに対しプログラム選択し得る所
定数の出力パルスを発生するプログラマブルレー
ト乗算器によつてサイクル消去用パルスを取り出
す。これら出力パルスはこれらパルスが取り出さ
れる周波数の任意の有理分数値にし得る平均周波
数を有する。しかし、これら出力パルスは入力パ
ルスによりストローブされるため、順次の出力パ
ルス間の周期は消去パルスのために変化し、これ
ら変化（ジツターと称す）は前記補償回路を設け
てこのジツターの影響を低減するようにしなけれ
ば出力周波数に変化を生ずる。
上述の英国特許第1447418号明細書に開示され
ている周波数シンセサイザにおいては、周波数逓
降は、各入力パルス毎に累算されている値にプロ
グラマブルインクレメントを加算しその値がアキ
ユムレータの容量を越える時に出力パルスを発生
する（乗余はそのまま残す）逐次加算式レート乗
算器により部分的に行なわれている。このような
周波数逓降器はレート乗算器形周波数逓降器とい
う。その動作原理は、アキユムレータの容量を１
とし、各パルス毎にアキユムレータの値に0.7を
加算する簡単な例について考慮すれば容易に理解
される。この場合、アキユムレータは第２、第
３、第５、第６、第８、第９、第10入力パルスに
対しオーバーフローして出力パルスを発生する、
即ち10個の入力パルスに対し７個の出力パルスを
発生する。換言すれば、平均パルスくり返し数は
周波数逓降器により0.7倍されたものとなる。
上記特許明細書はアキユムレータの剰余をデジ
タル−アナログ変換器でアナログ信号に変換し、
得られたアナログ信号を用いて位相ロツクループ
内の位相比較器の出力中のジツターによる変化を
補償するようにした位相ロツクループシステムを
開示している。
ジツター補償回路に残留不平衡がある場合、こ
の不平衡は出力周波数にスプリアスデイクリート
信号として現われる。このスプリアス信号は主出
力信号に対し代表的には30dB小さくすることが
でき、これは通信受信機のオーデイオパスバンド
に対しては十分であるが、放送受信機に対しては
不十分である。例えば、出力周波数が100KHz、
オフセツト周波数が12.5KHzである場合、隣接チ
ヤンネルにスプリアス信号が発生するが、斯る装
置に対する仕様は斯る信号を少くとも90dB低減
することを要求している。
発明の概要 本発明の目的は上記の問題を少くとも緩和する
ことにある。
本発明は、この目的のために、基準周波数発生
器と、周波数制御回路を具える周波数シンセサイ
ザであつて、前記周波数制御回路は可変周波数逓
降手段を含み、該手段はパルス源から供給される
各入力パルス毎に逓降すべき周波数の１サイクル
を消去するよう構成されたサイクル消去回路を具
え、更に前記周波数制御回路には各消去サイクル
によつて生ずる出力周波数の周期のジツターを少
なくとも部分的に補償するよう構成されたジツタ
ー補償信号回路を接続して成る周波数シンセサイ
ザにおいて、更に制御装置を設け、その制御信号
出力をもつて前記周波数制御回路により所定の合
成くり返し数で前記逓降すべき周波数からサイク
ルを消去せしめると共にサイクルを付加せしめ、
更に該制御装置に接続され、制御信号の関数であ
る出力信号を発生するよう構成された制御信号補
償回路を設け、該制御信号補償回路の出力端子を
シンセサイザ回路に接続して前記制御信号によつ
て生ずるシンセサイザの出力周波数のジツターを
補償するようにしたことを特徴とする。
本発明シンセサイザに使用する原理は、通常の
サイクル消去及び補償に加えて、逓降すべき周波
数に更にサイクルの付加及び消去を行ない且つこ
れらの付加及び消去サイクル（パルス）により必
然的に生ずるジツターを補償することにある。頭
書に記したタイプの周波数シンセサイザにおいて
は、補償回路の残留不平衡はオフセツト周波数に
より決まるデイスクリート周波数を有するスプリ
アス側波帯信号を発生する。本発明シンセサイザ
におけるパルスの付加及び消去による効果はシス
テムに摂動信号を導入することにある。補償回路
内に残留不平衡があつても、スプリアスデイスク
リート信号のエネルギーは摂動信号と混合され広
範囲のスペクトルに分散され、その結果、スプリ
アス信号は著しく低レベルの雑音として現われる
ことになる。
制御装置は必ずしも同数のサイクルを消去及び
付加するよう構成しなくてもよい。これは、消去
サイクル数と付加サイクル数の差は単に周波数偏
差を表わすだけであるからである。しか、所定期
間中に付加するサイクル数と消去するサイクル数
は略々同一にするのが良い。その理由は、この場
合には周波数偏差が殆んど生じないからである。
制御装置の制御信号出力は３つの状態、即ちパ
ルスを消去せしめる第１状態、パルスの付加又は
消去を生じさせない第２状態及びパルスを付加せ
しめる第３状態を有するものとすることができ
る。
制御信号は第１及び第２の散在パルス列で構成
し、第１パルス列の各パルスにより逓降すべき周
波数から１サイクルを消去し、第２パルス列の各
パルスにより逓降すべき周波数に１サイクルを付
加するように構成することもできる。両パルス列
を散在させると、逓降すべき周波数の瞬時周波数
は任意の瞬時にその平均周波数に近似し、これは
消去されたパルスの長い列の後に対応する付加さ
れたパルスの長い列が続く場合にも言える。平均
周波数からの最小瞬時偏差は両パルス列のパルス
が交互に配置される場合に与えられる。
しかし、両パルス列を散在させ、ランダムに現
われるようにすると、極めて顕著な利点が生ず
る。この場合には補償信号の残留不平衡により生
ずる出力周波数の位相ジツターエネルギーが完全
に雑音のようになり、殆んど検出不可能な広範囲
のスペクトルに亘つて分散される。しかし、両パ
ルス列をもつて擬似ランダムパルス列を構成すれ
ば略々同等の分散結果を達成することができ、し
かもこの場合には、斯るパルス列は公知の方法で
容易に発生させることができるため実現が一層容
易である。
制御信号から生ずるジツターの量を最低にする
ためには、制御信号をマンチエスターコード形態
にするか、或いは微分コード信号にすることがで
きる。ここで、微分とはクロツクされた入力信号
の立上り縁を＋１出力信号に、立上り縁を−１出
力信号に、立上り及び立下り縁のないとき０信号
に交換することを意味する。
本発明シンセサイザはジツター補償信号回路及
び制御信号補償回路の出力を合成して合成補償信
号を形成する手段を含むことができる。この場
合、単一の合成補償信号をジツター補償装置、例
えば位相変調器又はプログラマブル遅延発生器に
供給するだけで良い。位相変調器の動作原理はプ
ログラマブル遅延発生器の動作原理と通常異なる
が、各々の効果は略々同一である。
本発明周波数シンセサイザには合成補償信号の
供給後における回路内の残留ジツターを検出する
検出器と、合成補償信号の振幅を制御する可変利
得増幅器を含め、この増幅器の利得を上記検出器
で制御して残留ジツターを低減させることができ
る。この場合、この検出器と増幅器は、補償信号
の振幅を検出された誤差に応じて制御して誤差を
最小にする自動サーボループを構成する。
前述の英国特許第2068185A号明細書に開示さ
れている周波数シンセサイザは斯る自動サーボル
ープを用いている。しかし、このサーボループ
は、オフセツト周波数ステツプサイズが主ステツ
プサイズの小分数値である場合、周波数のステツ
プ変化後に再び整定するのにある程度時間を要す
る。この時間は多くの目的に対し十分であるが、
例えば周波数ホツピング無線システムに使用する
周波数シンセサイザ又はマイクロ波シンセサイザ
に対しては長すぎる。この整定時間の遅れの理由
は、主ステツプサイズが1KHzで、オフセツト周
波数は10Hzステツプで調整し得る上述の例につい
て説明することができる。この場合小ステツプは
主ステツプの0.01であり、サーボループは10Hzの
くり返し数で情報を受信する。即ち、最悪の場合
にはサーボループはシステムに残留不平衡がある
かないかを検知する前に0.1秒間待たなければな
らない。この理由のために、サーボループの時定
数をオフセツト周波数が10Hz〜990Hzの場合に最
悪の状態の下でも満足に動作するような値にする
必要がある。
しかし、本発明シンセサイザのように制御信号
に応答してパルスを付加及び消去すると、サーボ
ループはこれらのジツター生起パルスにも応答す
る。即ち、入力情報がサーボループに一層高いく
り返し数で供給されるため、サーボループの時定
数を極めて小さくすることができる。これがた
め、本発明シンセサイザは所要周波数の切換に一
層高速に応答し、その有用性を著しく増大する。
前記“所定の合成くり返し数”はパルス源から
のパルスの最大パルスくり返し数の20分の１から
３倍の範囲にするのが好適である。この合成くり
返し数を上記の最大パルスくり返し周波数の20分
の１以下にするとスペクトルの有効な分散は達成
されず、またこの合成くり返し数を上記の最大パ
ルスくり返し周波数の３倍以上にすると、サーボ
ループの整定時間の有効な低減が達成されなくな
ることが確かめられた。
前記パルス源はレート乗算器形の周波数逓降器
とすることができ、この場合には所定の合成くり
返し数はこの周波数逓降器に供給されるパルスの
パルスくり返し数に等しくするのが都合が良い。
この場合には周波数逓降器と制御装置を同一のパ
ルスで附勢することができる。
実施例の説明 第１図は英国特許第1447418号明細書の第２図
に示されるタイプの周波数シンセサイザに適用し
た本発明の実施例を示し、対応する素子はその第
２図に使用されている符号と同一の符号で示して
ある。両図に共通の回路素子は電圧制御可変周波
数発振器VFO、サイクル消去回路PS、プログラ
マブル分周器PD、位相比較器PC、基準周波数
（クロツクパルス）発生器CPG、遂次加算式レー
ト乗算器形周波数逓降器Ｒ、デジタル−アナログ
変換器DA、振幅逓降器AM、アナログ加算装置
ASD及び低域通過フイルタLPFである。回路の
この部分の動作は前記英国特許第1447418号明細
書に十分に記載されているので、この部分の動作
については以下に簡単に説明するだけとする。
回路素子CPG，PC，PD，VFO及びLPFは慣
例の位相ロツクループ型のシンセサイザを構成
し、基準周波数発生器CPGの周波数Fcが位相比
較器PCにおいて、分周器PDで分周された後の出
力周波数Foと比較される。比較器PCの両入力間
の位相差は比較器PCの出力の比例信号で表わさ
れる。この信号はフイルタLPFで積分されて発
振器VFOの制御入力端子に電圧を発生し、この
電圧により出力周波数Foの位相が、比較器PCの
両入力が精密に同相になりFo＝n1Fc（ここで、n1
は分周器PDのモジユラス）となるまで変化され
る。
小ステツプサイズを与えるために、レート乗算
器形周波数逓降器Ｒにより分周器PDの出力周波
数を係数n2（１）倍して平均周波数（パルスく
り返し数）Frを有するパルスを出力するパルス
源を構成し、その各パルスでパルス消去回路PS
により周波数Foの１サイクルを消去させる。こ
れがため、Fo＝（n1＋n2）Fcとなる。
回路PSの消去作用は分周器PDから位相比較器
PCの入力端子に現われる周波数の周期にジツタ
ーを生じ、その結果比較器PCの出力信号に位相
ジツターを生ずる。
このジツターを補償するために、補償信号回路
が設けられており、この回路は周波数逓降器Ｒの
累算デジタル内容をアナログ値に変換するデジタ
ル−アナログ変換器DAと、比較器PCの出力信号
のレベルを変換器DAからの出力信号と同等のレ
ベルに調整する振幅逓倍器AMと、比較器PCの
出力信号と補償信号を合成して比較器PCからの
出力信号に含まれるジツター成分を変換器DAか
らの出力の対応する成分で正確に相殺するアナロ
グ加算装置ASDとを具える。
上述した既知の回路に加えて、本発明の本例周
波数シンセサイザはパルス消去回路PSと分周器
PDとの間に配置されたサイクル（パルス）付加
回路PAと、分周器PDの出力から同期パルスが供
給される制御装置CDと、デイジタル−アナログ
変換器DACと、積分器Ｉと、アナログ加算装置
ASとを具える。制御装置CDは２個の出力端子Ｐ
１及びＰ２を有し、これら出力端子には各別の散
在パルス列を発生する。出力端子Ｐ１の各パルス
はパルス付加回路PAにより周波数Foに１つのパ
ルス（サイクル）を付加させ、出力端子Ｐ２の各
パルスはパルス消去回路PSにより周波数Foの１
サイクルを消去させる。
回路素子PS，PA，PD及びＲは制御装置CDが
接続された周波数制御回路を構成する。
出力Ｐ１及びＰ２のパルス（それぞれ＋１及び
−１パルスと称す）は散在し、これらパルスは本
例では比較器PCへの両入力の周波数Fc（動作中
比較器PCの両入力は周波数Fcを有する）−１／
ｔに等しく且つn2の値に応じた周波数Frに等し
い又はそれより大きい合成周波数を有する。連続
した期間（各期間は2tとすることができる）に亘
つて、略々等しい数の＋１及び−１パルスが発生
され、各パルスは周波数制御回路FCCから制御
装置CDへの入力によりストローブされる。これ
がためある時間に亘つて平均すると、この作用に
より導入される正味の位相エラーは零になり、こ
の処理はシステムに周波数エラーを発生しない。
制御装置CDは更に合成制御信号をデジタル−
アナログ変換器DACに供給し、この変換器DAC
は積分器Ｉと相まつて、制御信号Ｐ１＋Ｐ２のジ
ツターの関数であるアナログ補償信号を発生し、
この補償信号により制御回路FCCの分周装置の
一部を構成するパルス付加回路PA及びパルス消
去器PSに供給される＋１及び−１パルスにより
導入されるジツターを相殺するようにする。これ
を達成するために、積分器Ｉからのアナログ信号
出力をアナログ加算装置ASにおいてデジタル−
アナログ変換器DAにより発生されている位相予
想アナログ補償信号と正確に正しい割合で加え合
わせて小ステツプの周波数オフセツトを発生させ
ることにより生ずる位相ジツターを相殺するよう
にする。
公知のように、パルス消去回路PSは、制御パ
ルスがない場合にｎ（例えば10）で分周し、制御
パルスがある場合には（ｎ＋１）で分周するいわ
ゆるｎ／（ｎ＋１）プリスケーラで構成すること
ができる。同様に、パルス付加回路PAはｎ／
（ｎ−１）プリスケーラで構成することができる。
或いは又、パルス付加回路PAは例えば分周器PD
の第１分周段を構成する２分周器をもつて構成
し、通常は２で分周し、各P1パルスの受信時に
は１で分周するようにすることもできる。また、
回路PA，PS及びPDの機能は英国特許出願第
2074421A号に記載されているようなモジユロ
（ｎ−１）／ｎ／（ｎ＋１）分周器で達成するこ
ともできる。
原理的には＋１及び−１パルスは０周期で散在
させることができる（この場合には分周装置の実
効分周比がn1になる）が、この場合加算装置AS
に供給される補償信号は明らかにその目的に役立
たない情報を含むものとなる。しかし、信号の雑
音のような性質を改善するためには複数個の０周
期を含めるのが有利である。
最大くり返し数の情報を伝える制御信号は比較
器周波数Fcで交互に発生する＋１及び−１パル
ス（周波数Fc／２の矩形波）である。しかし、
合成制御信号はランダムパルス列から取り出す
か、或いは擬似ランダム２進パルス列とし、斯る
パルス列を次いでマンチエスター符号化（パルス
列内の０又は１の存在に応じて（＋１、−１）又
は（−１、＋１）のペアーに符号化）するか、或
いは後述するように微分するのが好適である。あ
る場合にはマンチエスター符号化された信号を微
分するのが有利である。ランダムパルス列はFc
の最大レートで発生させる必要があり、このパル
ス列がＴの総合周期を有する場合にはそのスペク
トルは周波数T-1の間隔のデイスクリート成分を
有する雑音のようなものとなる。Ｔを代表的な通
信用シンセサイザに対し約100ｍｓ以下とする場
合、スペクトルは純粋な雑音とみなすことができ
る。この場合、補償システムにおける不平衡によ
り出力周波数に生ずるエネルギーはデイスクリー
ト信号として現われないで雑音スペクトル信号と
して分散させる。このようにすると、トータル不
平衡エネルギーをこの分散作用のない場合に許容
し得る最大不平衡エネルギーより30dBまで大き
くすることができ、この場合でも不平衡エネルギ
ーが聞こえないようにすることができる。この点
を以下の実例について説明する。
上述の周波数シンセサイザは例えば12 1/2ＫHz
のチヤンネル間隔を有するマルチチヤンネル通信
シテムに使用することができる。シンセサイザの
周波数ステツプが100KHzで、分数オフセツト周
波数が12 1/2ＫHzである場合、隣接チヤンネルに
入るスプリアス12 1/2ＫHz信号が発生する。特別
な対策を講じなくてもこの信号はチヤンネルキヤ
リアに対し30〜50dB低いが、CCITT仕様ではこ
れを少くとも90dB低くすることを要求している。
これはランダム分布の制御信号を用いることによ
り容易に達成することができる。
帰還付きＮ段レフトレジスタから公知の方法で
発生される擬似ランダム２進パルス列を用いる場
合には2N−１種のコードが発生する。各コードは
全１コードを除いて（これと相補関係の全０コー
ドがないため）別の特定のコードと相補関係にあ
る。これがため、2N−１個のコードの各全シーケ
ンスには小さな不平衡があるだけである。このパ
ルス列が例えば1MHzのクロツクパルスでクロツ
クされるＮ＝17段のシフトレジスタにより発生さ
れる場合、トータルサイクル長は127−１＝
131071ビツト（即ち7.63Hz）である。これがた
め、この場合には極めて小さい不平衡がこの周期
で最終周波数に小さな偏差を与えるのみで、多く
の場合許容し得る。この不平衡はマンチエスター
コード又は微分コードを用いることにより完全に
除去することもできる。
不完全な補償のために擬似ランダム２進パルス
列の若干の残留エネルギーが位相ジツターを生ず
る場合でもこのジツターの側波帯成分は7.63Hz間
隔であり、この周波数間隔ではこの側波帯エネル
ギーは弁別不能となり、殆んど聞きとれないもの
となる。
第２図は一層複雑な補償回路を有し、位相変調
器を用いてジツター補正を行なうようにした周波
数シンセサイザの実施例を示す。この回路は第１
図に近似し、回路素子VFO，PS，PA，PD，
PC，CPG，LPF，Ｒ，DA，AS，CD，DAC及
びＩは上述したものと同一の機能を有する。追加
の回留素子はデジタル加算器ADDと、２個の乗
算器Ｍ１及びＭ２と、サーボループフイルタＦ
と、加算装置SDと、位相変調器PMである。本
発明と関連する回路素子ADD，CD，DAC，Ｉ
及びASを除いて、本例回路とその動作は前記英
国特許第2068185A号明細書に詳細に記載されて
いる。乗算器Ｍ２は相関器として機能し、位相比
較器PCの出力信号と位相ジツタの原因である回
路素子Ｒ及びCDからの信号とを相関させて比較
器出力中に含まれる未相殺ジツター成分を検出す
る。フイルタＦは乗算器Ｍ１へのランニング入力
を発生しアナログ加算装置ASからの補償信号の
振幅を補正して位相変調器PMに供給する。これ
がため乗算器回路Ｍ１−Ｆ−Ｍ２は、位相比較器
PCから可変周波数発振器VFOに供給される周波
数制御信号FCSに残留リツプルがある場合に追加
の補償を行なう。この場合には補正信号はデジタ
ル−アナログ変換器DAの出力で表わされるジツ
ターの関数であるだけでなく、周波数制御信号
FCSに現われるリツプルの関数でもあり、後者の
成分は乗算器Ｍ２及びフイルタＦを経て得られ
る。両アナログ成分は次いで乗算器Ｍ１で合成さ
れる。
回路素子CD，PA，DAC，Ｉ及びASは第１図
に示すものと同一であり、同一の機能を有する。
しかし、本例では制御装置CDの出力をデジタル
加算器ADDにおいて周波数逓降器Ｒのパルス消
去用出力（オーバフローパルス）と合成し、その
出力を相関用乗算器Ｍ２に供給する。乗算器Ｍ２
の両入力の相関は補正信号CSが大きすぎるか小
さすぎるかに応じて正又は負になる。周波数逓降
器Ｒからのオーバーフロー信号は乗算器Ｍ２の出
力を、実際にジツターを生ずる信号の関数にせし
める。２つの補正信号を使用するため、相関器は
周波数逓降器Ｒからの入力なしで動作するよう構
成することもできる。しかし、実際上２つのアナ
ログ補正信号は等しくなるよう予め調整するのが
好適であり、さもなければサーボループPC−
FCS−Ｍ２−Ｆ−Ｍ１−PM−PCは両者折衷の
利得調整又は制御信号によるジツターのみを補償
し位相予想信号を補償しない利得調整を試みるこ
とになる。
乗算器Ｍ１の出力端子に現われる合成補償信号
は位相変調器PMの位相を制御して変調器PMの
出力の位相ジツターを分周器PDの出力に現われ
る位相ジツターと精密に同一にする。これがた
め、位相比較器PCからの出力信号はジツター成
分が完全に除去されたものとなる。
当業者であれば多くの他の回路配置によつて同
一の結果を達成することができること明らかであ
り、その一例を第３図に示す。本例は第２図に示
す回路の変形例である。第２図に示す実施例にお
けるデジタル−アナログ変換器DACと積分器Ｉ
の相対的な位置は逆にすることができる。第３図
に示す回路においては、このようにすることによ
つてデジタル−アナログ変換器DACとDAの機能
を併合することができる。
第３図の例では、積分器Ｉはデジタル積分器で
あり、例えば制御装置CDからのバイポーラパル
ス列（P1パルスは値＋１を有し、P2パルスは値
−１を有する）に応答するアツプダウンカウンタ
である。積分器Ｉのカウント値はデジタル加算器
DADに供給され、この加算器には周波数逓降器
Ｒからのデジタル信号も供給される。加算器
DADのデジタル出力はデジタル−アナログ変換
器DACによりアナログ信号に変換され、そのア
ナログ出力が乗算器Ｍ１に供給される。
第２及び第３図の回路においてはパルス消去回
路PSとパルス付加回路PAの位置を入れ換えるこ
とができ、即ち回路素子PAを回路素子PSとPD
との間の代りに回路素子VFOとPSとの間に配置
することもできること勿論である。
また、第２及び第３図における位相変調器PM
は分周器PDから位相比較器PCへの入力端子と直
列に、又は比較器PCの出力端子と直列に接続す
ることもできる。
第４図は本発明による直接型の周波シンセサイ
ザの例を示し、このシンセサイザは基準周波数
（パルスくり返し数）Fcを有するクロツクパルス
発生器CPGと、パルス付加回路PAと、パルス消
去回路PSと、モジユローＮ分周器PDと、プログ
ラマブル遅延回路（位相変調器）PMの直列回路
を具え、位相変調器PMの出力端子から所定の出
力周波数Foを出力する。制御装置CDは分周器
PDからの出力パルスでクロツクされ、“付加”パ
ルスＰ１及び“消去”パルスＰ２をそれぞれ有す
る制御信号と、第３図につき述べたような付加及
び消去パルスの合成バイポーラ出力信号を発生す
る。合成バイポーラ出力信号はデジタル積分記Ｉ
（アツプダウンカウンタとすることができる）で
積分され、デジタル−アナログ変換器DACによ
りアナログ信号に変換される。
周波数逓降器Ｒは分周器PDの出力パルスの周
波数をｎ（１）倍する。その結果、既知のよう
に出力周波数FoはFc／Nnに等しくなる（ここ
で、Ｎ及びｎは所要の分周比の整数部と少数部の
値である）。周波数逓降器Ｒ内のアキユムレータ
の瞬時デジタル値はデジタル−アナログ変換器
DAによりアナログ信号に変換され、変換器DAC
のアナログ出力と一緒にアナログ加算装置ASに
供給される。ここで合成された信号はプログラマ
ブル遅延回路PMに遅延制御信号として供給され
る。
第４図の各回路素子は第３図の対応する回路素
子と同一の機能を有し、上述したと同様に動作す
る。即ち、周波数逓降器Ｒから導出されたジツタ
ー補償信号に加えて、制御装置CDから導出され
プログラマブル遅延回路PMに供給される別の補
償信号によつて、制御装置CDにより発生され直
列回路CPG−PA−PS−PD−PMに導入された
追加の所定の“摂動”信号が補償される。
論理的には、制御信号を構成するパルスの合成
パルスくり返し数は任意の値にすることができ
る。その理由は、数パルスの付加又は消去でもス
プリアスデイスクリート信号のエネルギーを広い
スペクトルに分散させることができると共にサー
ボループを有するシンセサイザではそのサーボ作
用をスピードアツプすることができるためであ
る。しかし、実用上はこの合成パルスくり返し数
をパルス源からの最大パルスくり返し数の1/20〜
３倍にして好適な結果が得られるようにする。
以上の各実施例においては、制御信号は上述し
たようにマンチエスター符号化したもの又は微分
コードとすることができる。斯る形態の信号を用
いる理由は、これら信号は最小のジツターを生
じ、このことは制御信号を擬似ランダム２進パル
ス列から得る場合を例にとつて説明することがで
きる。このパルス列の一つの状態にいわゆる“全
１”状態があり、ここでこの状態が５つの“１”
を具えるだけである極めて簡単な場合を考える
と、この全１状態はパルス付加回路PAにより５
個のパルスを順次付加せしめるため、＋５サイク
ルの最大周波数偏差を生ずる。この信号列をマン
チエスター符号化すると、もとのコードの各
“１”は付加すべきパルスと消去すべきパルスを
発生する。これがため、いかなる瞬時においても
最大周波数偏差は＋１又は−１サイクルになる。
しかし、最大周波数偏差は極性変換点において発
生し、例えば状態010はマンチエスター符号化さ
れると011001として現われるため、この場合は最
大偏差は±２サイクルになる。11111状態（その
両端に０を有するものとする）に対する微分コー
ドは＋１、０、０、０、０、−１であるから、こ
の場合の最大周波数偏差は僅かに±１サイクルと
なる。
これがため、制御信号にこのように符号化され
た信号を使用すると信号の位相変化が制限され、
従つて制御信号により生ずるジツターが減少す
る。
【図面の簡単な説明】
第１図は本発明による位相ロツクループ型周波
数シンセサイザの第１実施例のブロツク回路図、
第２図は自動サーボループを含む位相ロツクルー
プ型周波数シンセサイザの第２実施例のブロツク
回路図、第３図は第２図に示すシンセサイザの変
形例のブロツク回路図、第４図は直接型周波数シ
ンセサイザの実施例のブロツク回路図である。 CPG……基準周波数発振器、FCC……周波数
制御回路、VFO……電圧制御可変周波数発振器、
PS……パルス消去回路、PD……プログラマブル
分周器、PC……位相比較器、Ｒ……周波数逓降
器、DA……デジタル−アナログ変換器、AM…
…振幅逓倍器、ASD……アナログ加算装置、
LPF……低域通過フイルタ、CD……制御装置、
PA……パルス付加回路、DAC……デジタル−ア
ナログ変換器、Ｉ……積分器、AS……アナログ
加算装置、ADD……デジタル加算器、Ｍ２……
相関用乗算器、Ｍ１……振幅補正用乗算器、Ｆ…
…サーボループフイルタ、PM……位相変調器、
DAD……デジタル加算器、Fc……基準周波数、
Fo……出力周波数、Ｐ１，Ｐ２……制御信号、
Fr……サイクル消去周波数、CS……補償信号、
FCS……周波数制御信号。

Claims (1)

  1. 【特許請求の範囲】 １ 基準周波数発生器CPGと、該基準周波数発
    生器の出力信号の周波数に対し所定のの可変の比
    を有する周波数の出力信号を発生する回路VFO，
    PS，PA，PD，Ｒ，PC，AM，ASD，LPFとを
    具える周波数シンセサイザであつて、前記回路は
    前記基準周波数発生器CPGの出力端子に結合さ
    れた基準周波数Fc用の第１入力端子と、当該回
    路の出力信号の位相を制御する制御信号用の第２
    入力端子と、シンセサイザの出力端子に結合され
    た出力端子とを有すると共に、前記回路は前記所
    定の可変の比を決定する可変分周比を有する分周
    回路PS，PA，PD，Ｒを具え、該分周回路はパ
    ルス源Ｒを含み、その各出力パルスが分周回路の
    入力信号の１サイクルを消去せしめるよう構成さ
    れ、当該シンセサイザは更に前記サイクル消去に
    より発生する前記分周回路の出力信号の周期ジツ
    ターによつて前記回路の出力信号の周期に発生す
    るジツターについての情報を含む信号を前記分周
    回路の出力から取り出し前記第２入力端子に供給
    して前記回路の出力信号の周期に発生するジツタ
    ーを補償する第１手段DA，ASを具えた周波数
    シンセサイザにおいて、更に、前記分周回路の制
    御入力端子に結合された出力端子を有し、制御信
    号を前記制御入力端子に供給して前記分周回路の
    入力信号のサイクルを所定の合成くり返し数で周
    期的に消去させると共に前記分周回路の入力信号
    にサイクルを所定の合成くり返し数で周期的に付
    加させる制御装置CDを具え、且つ前記制御装置
    の出力端子を前記回路の出力信号の位相を制御す
    る前記第２入力端子に結合し、この入力端子に、
    前記制御装置により前記分周回路の制御入力端子
    に供給された制御信号の関数である制御信号を供
    給して前記制御装置による前記分周回路の制御に
    より前記回路の出力信号に発生するジツターを補
    償する第２手段を具えていることを特徴とする周
    波数シンセサイザ。 ２ 特許請求の範囲第１項記載の周波数シンセサ
    イザにおいて、前記制御装置により前記分周回路
    の制御入力端子に供給される制御信号は、所定の
    期間中にこの制御信号によつて消去されるサイク
    ル数がこの制御信号によつて付加されるサイクル
    数とほぼ同数になるようにしたことを特徴とする
    周波数シンセサイザ。 ３ 特許請求の範囲第１項又は第２項記載の周波
    数シンセサイザにおいて、前記制御装置により前
    記分周回路の制御入力端子に供給される制御信号
    は少くとも第１及び第２の散在パルス列を具え、
    第１パルス列の各パルスによつて前記分周回路の
    入力信号の１サイクルを消去し、第２パルス列の
    各パルスによつて前記分周回路の入力信号に１サ
    イクルを付加するようにしたことを特徴とする周
    波数シンセサイザ。 ４ 特許請求の範囲第３項記載の周波数シンセサ
    イザにおいて、前記２個のパルス列は相まつて擬
    似ランダムパルス列を構成するものとしたことを
    特徴とする周波数シンセサイザ。 ５ 特許請求の範囲第２、第３又は第４項記載の
    周波数シンセサイザにおいて、前記制御装置によ
    り前記分周回路の制御入力端子に供給される前記
    制御信号はマンチエスター符号化されたものとし
    たことを特徴とする周波数シンセサイザ。 ６ 特許請求の範囲第２、第３又は第４項記載の
    周波数シンセサイザにおいて、前記制御装置によ
    り前記分周回路の制御入力端子に供給される前記
    制御信号は微分コード信号であることを特徴とす
    る周波数シンセサイザ。 ７ 特許請求の範囲第１〜第６項の何れか一項に
    記載の周波数シンセサイザにおいて、前記第２手
    段は前記制御装置の出力端子と前記回路の第２入
    力端子との間に存在させたことを特徴とする周波
    数シンセサイザ。 ８ 特許請求の範囲第７項記載の周波数シンセサ
    イザにおいて、前記第２入力端子への入力信号路
    内に挿入した可変利得増幅器と、前記回路の出力
    信号に存在する残留ジツターを表わす信号が発生
    する前記回路内の点に結合された第１入力端子、
    前記パルス源の出力端子及び前記制御装置の出力
    端子に結合された第２入力端子及び前記可変利得
    増幅器の利得制御入力端子に結合された出力端子
    を有する相関器とを具え、該相関器の出力を前記
    可変利得増幅器の利得制御入力端子に供給して前
    記残留ジツターを低減するようにしたことを特徴
    とする周波数シンセサイザ。 ９ 特許請求の範囲第１〜第８項の何れか一項に
    記載の周波数シンセサイザにおいて、前記所定の
    合成くり返し周波数は前記パルス源により発生さ
    れるパルスの最大パルスくり返し周波数の1/20〜
    ３倍の値にしたことを特徴とする周波数シンセサ
    イザ。 １０ 特許請求の範囲第９項記載の周波数シンセ
    サイザにおいて、前記パルス源はレート乗算器形
    周波数逓降器とし、前記所定の合成くり返し周波
    数は該周波数逓降器の入力に供給されるパルスの
    パルスくり返し数に等しくしたことを特徴とする
    周波数シンセサイザ。
JP58044540A 1982-03-19 1983-03-18 周波数シンセサイザ Granted JPS58170226A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB8208095 1982-03-19
GB08208095A GB2117198A (en) 1982-03-19 1982-03-19 Frequency synthesiser

Publications (2)

Publication Number Publication Date
JPS58170226A JPS58170226A (ja) 1983-10-06
JPH0451098B2 true JPH0451098B2 (ja) 1992-08-18

Family

ID=10529131

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58044540A Granted JPS58170226A (ja) 1982-03-19 1983-03-18 周波数シンセサイザ

Country Status (8)

Country Link
US (1) US4536718A (ja)
EP (1) EP0089719B1 (ja)
JP (1) JPS58170226A (ja)
AU (1) AU559769B2 (ja)
CA (1) CA1193675A (ja)
DE (1) DE3374827D1 (ja)
DK (1) DK160030C (ja)
GB (1) GB2117198A (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2117199A (en) * 1982-03-19 1983-10-05 Philips Electronic Associated Frequency synthesiser
US4586005A (en) * 1985-07-16 1986-04-29 Hughes Aircraft Company Enhanced analog phase interpolation for Fractional-N frequency synthesis
GB2184617A (en) * 1985-07-30 1987-06-24 Chung Kwan Tsang Fast frequency switching fractional synthesizer
JPS6328131A (ja) * 1986-07-22 1988-02-05 Japan Radio Co Ltd スリツプ位相制御ｐｐｌによる周波数制御装置
US5014231A (en) * 1987-11-23 1991-05-07 Hughes Aircraft Company Randomized digital/analog converter direct digital synthesizer
US5097219A (en) * 1988-12-15 1992-03-17 Mitsubishi Denki Kabushiki Kaisha Pll for controlling frequency deviation of a variable frequency oscillator
US5045813A (en) * 1989-10-19 1991-09-03 Nihon Musen Kabushiki Kaisha Slip phase control PLL
US5109532A (en) * 1990-01-30 1992-04-28 General Instrument Corporation Elimination of phase noise and drift incident to up and down conversion in a broadcast communication system
JP2945545B2 (ja) * 1992-04-02 1999-09-06 三菱電機株式会社 Ｐｌｌ回路装置および位相差検出回路装置
US5317285A (en) * 1993-02-26 1994-05-31 Motorola, Inc. Frequency synthesizer employing a continuously adaptive phase detector and method
US5614431A (en) * 1995-12-20 1997-03-25 International Business Machines Corporation Method of making buried strap trench cell yielding an extended transistor
US5724008A (en) * 1996-05-02 1998-03-03 International Business Machines Corporation Phase-locked loop with charge distribution
US5821816A (en) * 1997-06-12 1998-10-13 Hewlett-Packard Company Integer division variable frequency synthesis apparatus and method
US7477713B2 (en) * 2004-03-02 2009-01-13 International Business Machines Corporation method for providing automatic adaptation to frequency offsets in high speed serial links
WO2006056906A2 (en) * 2004-11-26 2006-06-01 Koninklijke Philips Electronics N.V. Jitter reduction circuit and frequency synthesizer.
US8995243B2 (en) 2010-01-15 2015-03-31 Laufer Teknik, Inc. System and method for suppressing jitter in digital data signals including image, video and audio data signals
US8451701B2 (en) * 2010-01-15 2013-05-28 Laufer Teknik, Inc. System and method for suppressing jitter

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56110345A (en) * 1980-01-21 1981-09-01 Philips Nv Phase locked loop type frequency synthesizer

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1447418A (en) * 1974-03-29 1976-08-25 Mullard Ltd Frequency synthesiser
US3976945A (en) * 1975-09-05 1976-08-24 Hewlett-Packard Company Frequency synthesizer
GB1560233A (en) * 1977-02-02 1980-01-30 Marconi Co Ltd Frequency synthesisers
GB2033178B (en) * 1978-11-02 1983-01-26 Plessey Co Ltd Frequency synthesiser arrangement
GB2062315B (en) * 1979-10-30 1983-06-08 Philips Electronic Associated Frequency divider
GB2065395B (en) * 1979-11-29 1983-07-06 Sony Corp Frequency controlled signal generating circuit arrangements
GB2074421B (en) * 1980-04-16 1983-12-07 Philips Electronic Associated Frequency modulator circuit arrangement
GB2097206B (en) * 1981-04-21 1985-03-13 Marconi Co Ltd Frequency synthesisers
US4468632A (en) * 1981-11-30 1984-08-28 Rca Corporation Phase locked loop frequency synthesizer including fractional digital frequency divider

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56110345A (en) * 1980-01-21 1981-09-01 Philips Nv Phase locked loop type frequency synthesizer

Also Published As

Publication number Publication date
GB2117198A (en) 1983-10-05
DK74083D0 (da) 1983-02-21
DK74083A (da) 1983-09-20
DK160030C (da) 1991-06-03
DE3374827D1 (en) 1988-01-14
JPS58170226A (ja) 1983-10-06
DK160030B (da) 1991-01-14
AU559769B2 (en) 1987-03-19
US4536718A (en) 1985-08-20
EP0089719A1 (en) 1983-09-28
EP0089719B1 (en) 1987-12-02
AU1256583A (en) 1983-09-22
CA1193675A (en) 1985-09-17

Similar Documents

Publication Publication Date Title
JPH0451098B2 (ja)
KR100997490B1 (ko) 위상동기루프회로에서의 잡음억제용 시스템 및 방법
US4516083A (en) Fast lock PLL having out of lock detector control of loop filter and divider
US5259007A (en) Phase locked loop frequency synthesizer
JP2650492B2 (ja) 変調スプリアス補償を有する分数ｎシンセサイザ
CA1294013C (en) Frequency modulation in phase-locked loops
US6642800B2 (en) Spurious-free fractional-N frequency synthesizer with multi-phase network circuit
CA1194155A (en) Frequency synthesiser
US20120074995A1 (en) Fractional-N PLL Using Multiple Phase Comparison Frequencies to Improve Spurious Signal Performance
US5019785A (en) Frequency synthesizing device
EP0622904B1 (en) PLL circuit having a multiloop, and FM receiving method and apparatus able to utilize the same
US4785260A (en) Frequency synthesizer for broadcast telephone system having multiple assignable frequency channels
US4683445A (en) Synchronization method for deriving a reference signal from a pilot frequency
JPS5917727A (ja) フェ−ズロックル−プの帯域幅制御回路
US6703878B2 (en) Input jitter attenuation in a phase-locked loop
US7579916B1 (en) Low noise frequency synthesizer
US20060071719A1 (en) Phase-locked loop
US20060159157A1 (en) Digital spread spectrum clock signal generation
EP1195009A1 (en) An arrangement in an electronics system
US4862107A (en) Frequency synthesizer for broadcast telephone system having multiple assignable frequency channels
GB2317280A (en) Bandwidth adjustment in phase locked loops
JP2757801B2 (ja) ダイレクト・デジタル・シンセサイザ位相同期発振回路
RU56747U1 (ru) Цифровой синтезатор частот с частотной модуляцией
US5461348A (en) PLL circuit modulatable by a modulation signal having a direct current component
JPWO2004047301A1 (ja) 周波数合成器