JPS58170226A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野及び従来技術の説明 本発明は基準周波数発生器と、周波数制御回路を具える
周波数シンセサイザであって、前記周波数制御回路は可
変周波数逓降手段を含み、該手段はパルス源から供給さ
れる各入力パルス毎に逓降すべき周波数の１サイクルを
消去するよう構成されたサイクル消去回路を具え、更に
前記周波数制御回路には各消去サイクルによって生ずる
出力周波数の周期のジッター゛を少なくとも部分的に補
償づるよう構成されたジッター補償信号回路を接続して
成る周波数シンセサイザに関するものである。

断る周波数シンセサイザは既知であり、出力周波数を基
準周波数から直接取り出す“直接型と、出力周波数をＤ
ツクループの一部を構成する可変周波数発振器（その周
波数は基準周波数の所定の有理分数値（整数偵も含む）
にロックされる）により発生させる゛位相ロックループ
型とがある。

直接型周波数シンセサイザは例えば英国特許第１５４５
９５３号明細書及び同第２０６２３１５月明細書に開示
されており、位相ロックループ型シンＩＪイ曝アは例え
ば英国特許第１４４７４１８号及び同第２０６８１８５
Ａ＠明細書に開示されている。各型のシンセサイザにお
いては周波数逓降手段に可変モジ」ンス分周器を設け、
これにより所要の周波数逓降の大部分を達成することが
既知である。斯る分周器は一般に分周すべき周波数の正
確な分数調波であるスペクトル的に純粋な周波数を発生
する。分数調波以外の周波数は、逓降すべき周波数の選
択した１ノイクルを消去するサイクル消去技術によって
発生されている。断る技術は公知であり、サイトスミツ
ブ　プログラミンミグ（例えばｒ’　ｒ　Ｅ　ＥＣｏｌ
ｌｏｑｕｉｍ　　Ｄｉｇｅｓｔ　−１１９７２／１１．
　ｐｐ　９／１〜９１５　　、　　’冒ｍｐｒｏｖｅｄ
　　ｆｏｒｍｓ　　ｏｆ　　ｄｉｇｉｔａｌｒｒｅｇｕ
ｅｎｃｙ　　５ｙｎｔｈｅｓｉｓｅｒｓ”参照）とも称
されており、またパルスブランキング、パルス除去、及
びパルス又はサイクル吸収とも称されている。この技術
はｒＭｕｌｌａｒｄ　　Ｔｅｃｈｎｉｃａｌ　　Ｎｏｔ
ｅ１４２Ｊｌ）ｌ）、　　８．　９”Ｖｅｒｓａｔｉｌ
ｅ　　ＬＳＩｆｒｅｑｕｅｎｃｙ　　Ｓ　ｙｎｔｈｅｓ
ｉｓｅｒｓ”にも開示されてぃる。

例えば、ある周波数シンセサイザは１個以十のモジュロ
Ｎ分周器のＮを調整することによって１．６Ｍ　Ｈｚ　
〜３０Ｍ　Ｈｚの範囲内の周波数をＩ　Ｋ　Ｈｚステッ
プで発生することができる。これらのステップは一周波
数逓降器を用いて更に細分し、例えば０〜９９０市の周
波数変化を１０　Ｈｚの小ステップで発生させることが
できる。このようにして、１．６Ｍ、Ｈｚ〜３０ＭＨｚ
の全範囲を１０１１２の小ステップでカバーすることが
できる。これら゛の小ステップで与えられる可調整周波
数は通常オフセット周波数と称されており、上記周波数
逓降器（前述のパルス源を構成する）の出力により制御
されるサイクル消去回路によって与えられる。

従来の装置においては、パルス源は基準周波数から、又
は可変周波数発振器から、代表的には一定数の入力パル
スに対しプログ・ラム選択し得る所定数の出力パルスを
発生するプログラマブル周波数逓降器によってサイクル
消去用パルスを取り出す。これら出力パルスはこれらパ
ルスが取り出される周波数の任意の有理分数値にし得る
平均周波数を有する。しかし、これら出力パルスは人力
パルスによりストローブされるため、順次の出力パルス
間の周期は消去パルスのために変化し、これら変化（ジ
ッターと称す）は前記補償回路を設（Ｊてこのジッター
の影響を低減するようにしなければ出力周波数に変化を
生ずる。

上述の英国特許第１４４７４１８号明細書に開示されて
いる周波数シンセサイザにおいては、周波数逓降は、各
入力パルス毎に累算されている値に／に１グラマプルイ
ンクレメントを加算しその偵がアキコムレータの容量を
越える時に出力パルスを発生する（東金はそのまま残す
）逐次加算式周波数逓降器により部分的に行なわれてい
る。その動作原理は、アキコムレータの容量を１とし、
各パルス毎にアキュムレータの値に０．７を加算する簡
単な例について考慮すれば容易に理解される。この場合
、アキュムレータは第２、第３、第５、第６、第８、第
９、第１０人力パルスに対しオーバーノロ−して出力パ
ルスを発生する、即ち１０個の人力パルスに対し７個の
出力パルスを発生する。換言すれば、平均パルスくり返
し数は周波数逓降器により０．７倍されたものとなる。

上記特許明細書はアキュムレータの剰余をデジタル−ア
ナログ変換器でアナログ信号に変換し、得られたアナロ
グ信号を用いて位相ロックループ内の位相比較鼎の出力
中のジッターによる変化を補償するようにした位相ロッ
クループシステムを開示しでいる。

ジッター補償回路に残留不平衡がある場合、この不平衡
は出力周波数にスプリアスディクリート信号として現わ
れる。このスプリアス信号は主用ノｊ信号に対し代表的
には３０ｄＢ小さくすることができ、これは通信受信機
のオーディオパスバンドに対しては十分であるが、放送
受信機に対しては不十分である。例えば、出力周波数が
１００ＫＨｚ、　Ａフセット周波数が１２．５１（ｆ（
ｚである場合、隣接チャンネルにスプリアス信号が発生
するが、斯るＶｔ置に対する仕様は断る信号を少くとも
９０ｄＢ低減（ることを要求している。

発明の概要 本発明の目的は上記の問題を少くとも緩和りることにあ
る。

本発明は、この目的のために、基準周波数発生器と、周
波数制御回路を具える周波数シンセサイザであって、前
記周波数制御回路１．１可変周波数逓降手段を含み、該
手段はパルス源／）Ｘら（Ｊｔ給さｔしる各入力パルス
毎に逓降すべき周波数の１　＋Ｊイクルを消去するよう
構成されたサイクＪし消去回路を具え、更に前記周波数
制御回路には各消去Ｖイクルによって生ずる出力周波数
の周期のジッターをｌνなくとも部分的に補償するよう
構成され！ごジッター補償信号回路を接続して成る周波
数シンｔ？→ｆ（ザにおいて、更に制御Ｉ装置を設け、
そのｉｂｌ制御（６号出力をもって前記周波数制御回路
により所定の合成くり返し数で前記逓降すべき周波数ｈ
Ｉら４ナイクルを消去せしめると共にサイクルを付加せ
しめ、史に該制御装置に接続され、制御信号の関数であ
る出力信号を発生するよう構成された制御（，４号補償
回路を設け、該制御信号補償回路の出ツノ端子をシンセ
サイザ回路に接続して前記制御信号によって生ずるシン
セサイザの出力周波数のジッターを補償するようにした
ことを特徴とする。

本発明シンセサイザに使用する原理は、通常のサイクル
消去及び補償に加えて、逓降すべき周波数に更にサイク
ルの付加及び消去を行ない且つこれらのイ」加及び消去
サイクル〈パルス）により必然的に生ずるジッターを補
償することにある。頭書に記したタイプの周波数シンセ
サイザにおいては、補償回路の残留不平衡はオフセット
周波数により決まるディスクリート周波数を有するスプ
リアス側波帯信号を発生ずる。本発明シンセサイ＋Ｊ’
におけるパルスの（＝１加及び消去による効果はシステ
ムに摂動信号を導入することにある。補償回路内に残留
不平衡があ・〕でも、スプリアスディスクリート信号の
エネルギーは摂動信号と混合され広範囲のスペク１ヘル
に分散され、その結果、スプ１４′ｊ７ス信号は著しく
低レベルの雑音として現われることになる。

制御装置は必ずしも同数のサイクルを消去及び付加する
よう構成しなくてもよい。これは、消去サイクル数と付
加サイクル数の差は単に周波数偏差を表わすだけである
からである。しかし、所定期間中に付加するサイクル数
と消去するサイクル数は略々同一にするのが良い。その
理由は、この場合には周波数偏差が殆んど生ビないから
である。

制御装置の制御信号出力は３つの状態、即らパルスを消
去せしめる第１状態、パルスの付加又は消去を生じさせ
ない第２状態及びパルスを（Ｊ　／Ｊｌｌ　ｔ！しめる
第３状態を有するものとすることができる。

制御信号は第１及び第２の散在パルス列Ｔ：４Ｍ成し、
第１パルス列の各パルスにより逓降すべき周波数から１
ｇイクルを消去し、第２パルス列の各パルスにより逓降
すべき周波数に１サイクルを付加するように構成するこ
ともできる。両パルス列を散在させると、逓降すべき周
波数の瞬時周波数は任意の瞬時にそ５の、平均周波数に
近似し、これは消去されたパルスの良い列の後に対応す
る付加されたパルスの長い列が続く場合にも言える。平
均周波数からの最小瞬時偏差は両パルス列のパルスが交
互に配置される場合に与えられる。

しかし、両パルス列を散在させ、ランダムに現われるよ
うにすると、極めて顕著な利点が生ずる。

この場合には補償信号の残留不平衡により生ずる出力周
波数の位相ジッターエネルギーが完全に雑音のようにな
り、殆んど検出不可能な広範囲のスペクトルに亘って分
散される。しかし、両パルス列をもって擬似ランダムパ
ルス列を構成すれば略々間等の分散結果を達成すること
ができ、しかもこの場合には、断るパルス列は公知の方
法で容易に発生させることができるため実現が一層容易
である。

制御信号から生ずるジッターの鯵を最低にするためには
、制御信号をマンチェスターコード形態にするか、或′
いは微分コード信号にすることができる。ここＣ１微分
とはクロックされた入力信号の立上り縁を＋　１出力信
号に、立下り縁を−１出力信号に、立上り及び立下り縁
のないとき０信号に交換することを意味する。

本発明シンセサイザはジッター補償信号回路及び制御信
号補償回路の出力を合成して合成補償信号を形成する手
段を含むことができる。この場合、単一の合成補償信号
をジッター補償装置、例えば位相変調器又はプログラマ
ブル遅延発生器に供給づるだけで良い。位相変調器の動
作原理は／１１グラマプル遅延発生器の動作原理と通常
異なるが、各々の効果は略々同一である。

本発明周波数シンセサイザには合成補償信号の供給後に
おける回路内の残留ジッターを検出する検出器と、合成
補償信号の振幅を制御する可変利得増幅器を含め、この
増幅器の利得を上記検出器で制御して残留ジッターを低
減させることができる。この場合、この検出器と増幅器
は、補償信Ｈの振幅を検出された誤差に応じて制御して
誤差を最小にする自動サーボループを構成する。

前述の英国特許第２０６８１８５Ａ号明細書に開示され
ている周波数シンセサイザは断る自動１）−小ループを
用いている。しかし、このサーボループは、オフセット
周波数ステップサイズが主ステップサイズの小分数値で
ある場合、周波数のスデップ変化後に再び整定Ｊるのに
ある程度時間を要する。

この時間は多くの目的に対し十分であるが、例えば周波
数ホッピング無線システムに使用する周波数シンセサイ
ザ又はマイクロ波シンセサイザに対しては長すぎる。こ
の整定時間の遅れの理由は、主ステツプサイズがＩＫＨ
ｚで、オフセット周波数は１０　Ｈｚステップで調整し
得る上述の例について説明することができる。この場合
小ステップは主ステツプの０．０１であり、サーボルー
プは１０Ｈ２のくり返し数で情報を受信する。即ち、最
悪の場合にはサーボループはシステムに残留不平衡があ
るがないかを検知する前に０．１秒間時たなければなら
ない。この理由のために、サーボループの時定数をオフ
ット周波数がｌ　０１１ｚ〜９９０　Ｈｚの場合に最悪
の状態の下でも満足に動作するような値にする必要があ
る。

しかし、本発明シンセサイザ：のように制御信号に応答
してパルスを付加及び消去すると、サーボループはこれ
らのジッター生起パルスにも応答する。即ち、入力情報
がサーボループに一層高いくり返し数で供給されるため
、サーボループの時定数を極めて小さくすることができ
る。これがため、本発明シンセサイザは所要周波数の切
換に一層高遠に応答し、その有用性を著しく増大する。

前記“所定の合成くり返し数″はパルス源からのパルス
の最大パルスくり返し数の２０分の１から３倍の範囲に
するのが好適である。この合成くり返し数を上記の最大
パルスくり返し周波数の２０分の１以下にするとスペク
トルの有効な分散は達成されず、またこの合成くり返し
数を上記の最大パルスくり返し周波数の３倍以上にする
と、サーボループの整定時間の有効な低減が達成されな
くなることが確かめられた。

前記パルス源は周波数逓降器とすることができ、この場
合には所定の合成くり返し数はこの周波数逓降器に供給
されるパルスのパルスくり返し数に等しくするのが都合
が良い。この場合には周波数逓降器と制御装置を同一の
パルスで附勢することができる。

Ｋ１１Ｊ」１１ 第１図は英国特許第１４４７４１８号明細書の第２図に
示されるタイプの周波数シンセサイザに適用した本発明
の実施例を示し、対応する素子はその第２図に使用され
ている符号と同一の符号で示しである。両図に共通の回
路素子は電圧制御可変周波数発振器ＶＦＯ，サイクル消
去回路ＰＳ、プログラマブル分周器ＰＤ、位相比較器Ｐ
Ｃ１基準周波数（クロックパルス）発生器ＣＰＧ１遂次
加算形周波数逓降器Ｒ１デジ゛タル−アナログ変換器Ｄ
Ａ、振幅逓降器ＡＭ、アナログ加算装置ＡＳＤ及び低域
通過フィルタ［ＰＦである。回路のこの部分の動作は前
記英国特許第１４４７４１８号明Ｉｆ書に十分に記載さ
れているので、この部分の動作については以下に簡単に
説明するだけとする。

回路素子ＣＰ　Ｇ　、　Ｐ　Ｃ、Ｐ　Ｄ　１Ｖ　Ｆ　Ｏ
及びＬ　Ｐ　Ｆは慣例の位相ロックループ型のシンセサ
イザを構成し、基準周波数発生器ＣＰＧの周波数ＦＣが
位相比較器ＰＣにおいて、分周器ＰＤで分周された後の
出力周波数ＦＯと比較される。比較器ＰＣの両入力間の
位相差は比較器Ｐ　Ｃの出力の比例信号で表わされる。

この信号はフィルタＬ　Ｐ　Ｆで積分されて発振器ＶＦ
Ｏの制御入力端子に電圧を発生し、この電圧により出力
周波数ＦＯの位相が、比較器ＰＣの両入力が精密に同相
に４ｊすＦｏ＝ｎ＋Ｆｃ（ここで、ｎｏ　　は分周器Ｐ
Ｄのモジュラス）となるまで変化される。

小ステップサイズを与えるために、周波数逓降器Ｒによ
り分周器ＰＤの出力周波数を係数ｎ２　（＜１）倍して
平均周波数（パルスくり返し数）Ｅｒを有するパルスを
出力するパルス源を構成し、その各パルスでパルス消去
回路ＰＳにより周波数ＦＯの１サイクルを消去させる。

これがため、Ｆｏ−（ｎｌ　　＋ｎｇ　　）Ｆｃとなる
。

回路ＰＳの消去作用は分周器ＰＩ）から位相比較器ＰＣ
の入力端子に現われる周波数の周期にジッターを生じ、
その結果比較器ＰＣの出力信号に位相ジッターを生ずる
。

このジッターを補償するために、補償信号回路が設けら
れており、この回路は周波数逓降器Ｒの累韓デジタル内
容をアナログ値に変換するデジタル−アブ［１グ変換器
ＤＡと、比較器ＰＣの出力信号のレベルを変換器１）Ａ
からの出力信号と同等のレベルに調整する振幅逓倍器Ａ
Ｍと、比較器ＰＣの出力信号と補償信号を合成して比較
器ＰＣからの出力信号に含まれるジッター成分を変換器
ＤＡからの出力の対応する成分で正確に相殺するアナロ
グ加算装置ＡＳＤとを具える。

［述した既知の回路に加えて、本発明の本例周波数シン
セサイザはパルス消去回路ＰＳと分周器１）　Ｄとの間
に配置されたサイクル（パルス）付加回路ＰＡと、分周
器ＰＤの出力から同期パルスが供給される制御装置ＣＤ
と、ディジタル−アナログ変換器り、ＡＣと、積分器Ｉ
と、アナログ加算装置ＡＳとを具える。制ｔＩｌ装＠Ｃ
Ｄは２個の出ノＪ端子Ｐ１及びＰ２をｈし、これら出力
端子には各別１　　　　の散在パルス列を発９．する。

出、力端子Ｐ１の各パルスはパルス付加回路ＰＡによ°
り周波数ＦＯに１つのパルス（サイクル）を付加させ、
出力端子Ｐ２の各パルスはパルス消去回路ＰＳにより周
波￥！ＦＯの１サイクルを消去させる。

回路素子ＰＳ、ＰＡ、ＰＤ及びＲは制御装置ＣＤが接続
された周波数制御回路を構成覆る。

出力Ｐ１及びＰ２のパルス（ぞれぞれ＋　１及び−１パ
ルスと称す）は散在し、これらパルスは本例では比較器
ＰＣへの内入力の周波数Ｆｃ　　（動作中比較器ＰＣの
内入力は周波数Ｆｃを右する）−１／ｌに等しく且つｎ
２　　の値に応じた周波数１−ｒに等しい又はそれより
大きい合成周波数を右する。連続した期間（各期間は２
ｔとすることができる）に亘って、略々等しい数の＋　
１及び　１パルスが発生され、各パルスは周波数制御回
路ＦＣＣから制御波＠ＣＤへの入力によりスト［」−ブ
される。これがためある時間に口って平均すると、この
作用により導入される正味の位相エラーは零になり、こ
の処理はシステムに周波数１−ラーを発生しない。　□ 制御装置Ｃｔ）は更に合成制御信号をデジタルアナログ
交換器ＤＡＣに供給し、この変換器Ｄ　Ａ　Ｃは積分器
■と相まって、制御信号Ｐｌ　＋Ｐ２のジッターの関数
であるアブログ補償信号を発生し、この補償信号により
制御回路ｒｃｃの分周装置の一部を構成するパルス付加
回路ＰＡ及びパルス消去器ＰＳに供給される＋　１及び
−１パルスにより導入されるジッターを相殺するように
する。これを達成するために、積分器１からのアナ１グ
信号出力をアナログ加算装置Ａｓにおいてデジタル−ア
ナログ変換器ＤＡにより発生されている位相予想アナロ
グ補償信号と正確に正しい割合で加え合わ゛せて小ステ
ップの周波数Ａフレットを発生させることにより生ずる
位相ジッターを相殺するようにする。

公知のように、パルス消去回路ＰＳは、制御パルスがな
い場合にｎ　（例えば１０）で分周し、制御パルスがあ
る場合には（ｎ＋１）で分周づるいわゆるｎ／（ｎ＋１
）プリスケーラで構成することがぐきる。絹様に、パル
ス付加回路ＰＡはｎ／（ｎ−１）プリスケーラで構成す
ることができる。或いは又、パルス付加回路ＰＡは例え
ば分周器ＰＤの第１分周段を構成する２分周器をもって
構成し、通常は２で分周し、各Ｐ１パルスの受信時には
１で分周するようにすることもできる。

また、回路ＰＡ％ＰＳ及びＰＤの機能は英国特許出願第
２０７４４２１Ａ号に記載されているようなモジ−１０
（ｎ　−１）　／ｎ　／　（ｎ　＋１）分周器で達成す
ることもできる。

原理的には＋　１及び−１パルスはθ周期ぐ散合させる
ことができる（この場合には分周装置の実行分周比が１
１□　になる）が、この場合加締装置Ａｓに供給される
補償信号は明らかにその目的に役立たない情報を含むも
のとなる。しかし、仏間の雑音のような性質を改善する
ためには複数個の０周期を含めるのが有利である。

最大くり返し数の情報を与える制御信号は比較器周波数
Ｆｃで交互に発生する＋　１及び−２１パルス（周波数
Ｆｃ　／２の矩形波）である。しかし、合成ｗ制御信号
はランダムパルス列から取り出４が、或いは擬似ランダ
ム２進パルス列とし、斯るパルス列を次いでマンチェス
ター符号化（パルス列内のＯ又は１の存在に応じて（＋
　　１．−　１）又は（−１，＋１）のペアーに符号化
）するか、或いは後述するように微分するのが好適であ
る。ある場合にはマンチェスター符号化された信号を微
分するのが有利である。ランダムパルス列はＦｃの最大
レートで発生させる必要があり、このパルス列が王の総
合周期を有する場合にはそのスペクトルは周波数Ｔ−１
の間隔のディスクリート成分を有する雑音のようなもの
となる。王を代表的な通信用シンセサイザに対し約１０
０ｍ５以下とする場合、スペクトルは純粋な９１１１と
みなすことができる。

この場合、補償システムにおける不平衡により出力周波
数に生ずるエネルギーはディスクリート信号として現わ
れないで雑音スペクトル信号として分散される。このよ
うにすると、トータル不平衡］ネルギーをこの分散作用
のない場合に許容し術る最大不平衡エネルギーより３０
ｄＢまで大きくづることができ、この場合でも不平□衡
エネルギーが聞こえないようにすることができる。この
点を以ドの実例について説明する。

上述の周波数シンセサイザは例えば１２　　Ｋｌ（Ｚの
チャンネル間隔を有するマルチチャンネル逓伝シテムに
使用することができる。シンセ号イ＋１の周波数ステッ
プが１００ＫＨｚで、分数Ａフヒ・ン１〜周波スプリア
スＬＸ　Ｋ　Ｈ２信号が発生する。特別な対策を講じな
くてもこの信号はチャンネルキ１１リノ７に対し３６〜
５０ｄＢ低いが、ＣＣＩ　ＴＴ仕様ではこれを少くとも
９０ｄＢ低くすることを要求している。これはランダム
分布の制御信号を用いることにより容易に達成すること
ができる。

帰還付きＮ段しフトレジスタから公知のｈ２１．で発生
される擬似ランダム２進パルス列を用いる場合には２Ｎ
−１種のコードが発生する。各１−Ｆは全１コードを除
いて（これと相補関係の全０］−ドがないため）別の特
定のコードと相補関係にある。これがため、２Ｎ−１個
のコードの各全シーケンスには小さな不平衡があるだけ
である。このパルス列が例えばＩＭＨｚのクロックパル
スでり［コックされるＮ−１７段のシフトレジスタによ
り発生される場合、トータルサイクル長は１２／−１＝
１３１０７１ビツト（即ら　７．６３　Ｈｚ　）である
。これがため、この場合には極めて小ざい不平衡がこの
周期で最終周波数に小さな偏差を与えるのみで、多くの
場合許容し得る。この不平衡はマンチェスターコード又
は微分コードを用いることにより完全に除去することも
できる。

不完全な補償のために擬似ランダム２進パルス列の若干
の残留エネルギーが位相ジッターを生ずる場合でもこの
ジッターの側波帯成分は７．６３　Ｈｚ間隔であり、こ
の周波数間隔ではこの側波帯エネルギーは弁別不能とな
り、殆んど聞きとれないものとなる。

第２図は一層複雑な補償回路を有し、位相変調器を用い
てジッター補正を行なうようにした周波数シン［サイプ
の実施例を示す。この回路は第１図ニ近似シ、回路素子
ＶＦＯ，ＰＳ、ＰＡ、Ｐｌ）、ＰＣ，ＣＩ）Ｇ、ＬＰＦ
、Ｒ，ＤＡ、ＡＳ、ＣＤ、Ｆ”　Ａ　Ｃ及びｌは上述し
たものと同一の機能を有する。追加の回路素子はデジタ
ル加粋器ＡＤＤと、２個の乗算器Ｍ　１　＆びＭ２と、
サーボループフィルタＦと、加算装置１ＳＤと、位相変
調器１）　Ｍ　Ｃある。本発明と関連する回路素子ＡＤ
Ｄ、Ｃｌ）、ＤＡＣ，Ｉ及びＡｓを除いて、本例回路と
その動作は前記英国特許第２０６８１８５Ａ号明細＾に
詳細に記載されている。乗算器Ｍ２は相関器として機能
し、位相比較器ＰＣの出り信号と位相ジッタの原因であ
る回路素子Ｒ及びＣＤからの信号とを相関させて比較器
出力中に含まれる未相殺ジッター成分を検出する。フィ
ルタＦは乗鋒器Ｍ１へのランニング入力を発生してアナ
ログ加算装＠ＡＳからの補償信号の振幅を補正して位相
変調器Ｐ　Ｍ　Ｇ、Ｚ供給する。これがため乗算器回路
Ｍｌ−Ｆ−Ｍ２ｔよ、位相比較器ＰＣから可変周波数発
振器Ｖ　Ｆ　Ｏに供給される周波数制御信号ＦＣ８に残
留リップルがある場合に追加の補償を行なう。この場合
には補正信号はデジタル−アナログ変換器ＤＡの出力で
表わされるジッターの関数であるだ【ノでなく、周波数
制御信号ＦＣ８に現われるリップルの関数℃もあり、後
者の成分は乗算器Ｍ２及びフィルタ）を経て得られる。

両アナログ成分は次いで東粋器Ｍｌで合成される。

回路素子Ｃ１，）、））Ａ、Ｄ’ＡＣ，Ｉ及びＡｓは第
１図に示−すものと同一であり、同一の機能を有−４る
。しかし、本例では制御装置ＣＤの出力をデジタル加算
器Ａ　Ｄ　Ｄにおいて周波数逓降器Ｒのパルス消去用出
力（オーバフローパルス）と合成し、その出力を相関用
乗算器Ｍ２に供給する。乗算器Ｍ２の両人力の相関は補
正信号Ｃ８が大きすぎるか小さすぎるかに応じて正又は
負になる。周波数逓降器Ｒからのオーバフロー信号は乗
算器Ｍ２の出力を、実際にジッターを生ずる信号の関数
にぜ゛しめる。２つの補正信号を使用するため、相関器
は周波数逓降器Ｒからの入力なしで動作するよう構成す
ることもできる。しかし、実際上２つのアナログ補正、
信号は等しくなるよう予め調整するのが好適であり、さ
もなければサーボループＰＣｉ：ｃｓ−Ｍ２〜Ｆ　　Ｍ
ｌ　’−ＰＭ−ＰＣは両者折衷の利得調整又は制御信号
ｉよるジッターのみを補償し位相予想信号を補償しない
利得調整を試みることになる。

乗算器Ｍ１の出力端子に現われる合成補償信号は位相変
調器ＰＭの位相を制御して変調器ｐ　ｔＶ＋の出力の位
相ジッターを分周器Ｐ　Ｄの出力に現われる位相ジッタ
ーと精密に同一にする。これがため、位相比較器ＰＣか
らの出力信号はジッター成分が完全に除去されたものと
なる。

当業者であれば多くの他の回路配置によつＣ同一の結果
を達成することができること明らかであり、その−例を
第３図に示す。本例は第２図に示す回路の変形例である
。第２図に示す実施例におけるデジタル−アナログ変換
器ＤＡＣと積分器Ｉの相対的な位置は逆にすることがで
きる。第３図に示す回路においては、このようにり°る
ことによってデジタル−アナログ変換器ＤＡＣとｌ）Ａ
の機能を併合することができる。

第３図の例では、積分器１はデジタル偵分器であり、例
えば制御装置ｃＤからのバイポーラパルス列（Ｐ１パル
ズ”は□：値＋　１を有し、Ｐ２パルスは値−１を有す
る）に応答するアップダウンカウンタである。積分器夏
のカウント値はデジタル加算器ＤＡＤに供給され、この
加算器には周波数逓降器Ｒからのデジタル信号も供給さ
れる。加算器ＤＡＤのデジタル出力はデジタル−アナロ
グ変換器ＤＡＣによりアナログ信号に変換され、そのア
ノ−【」グ出力が乗算器Ｍ１に供給される。

第２及び第３図の回路においてはパルス消去回路ＰＳと
パルス付加回路ＰＡの位置を入れ換えることができ、即
ち回路素子ＰＡを回路素子ＰＳと１）　Ｄとの間の代り
に回路素子ＶＦＯとＰＳとの間に配置することもでき゛
ること勿論である。

また、第２及び第３図における位相変調器ＰＭは分周器
ＰＤから位相比較器ＰＣへの入力端子と直列に、又は比
較器Ｐ　Ｃの出力端子と直列に接続することもできる。

第４図は本発明による直接型の周波シンセサイザの例を
示し、このシンセサイザは基準周波数（パルスくり返し
数）Ｆｃを有するクロックパルス発生器ＣＰＧと、パル
ス付加・回路ＰＡと、パルス消去回路ＰＳと、モジ］ロ
ーＮ分周器ＰＤと、プログラマブル遅延回路（位相変調
器）ＰＭの直列回路を具え、位相変調器ＰＭの出力端子
から所定の出力周波数ＦＯを出力する。制御装置ＣＤは
分周器Ｐ［）からの出力パルスｅクロックされ、゛付加
°゛パルスＰ１及び゛′消去′°パルスＰ２をそれぞれ
有する制御信号と、第３図につき述べたような付加及び
消去パルスの合成バイポーラ出力信号を発生する。合成
バイポーラ出力信号はデジタル積分器１（アップダウン
カウンタとすることができる）で積分され、デジタル−
アノログ変換器ＤＡＣによりアナログ信号に変換される
。

周波数逓降器Ｒは分周器ＰＤの出力パルスの周波数をｎ
（＜１）倍する。その結果、既知のように出力周波数Ｆ
ＯはＦｃ　／Ｎｎに等しくなる（ここで、Ｎ及びｎは所
要の分周比の整数部と少数部の値である）周波数逓降器
Ｒ内のアキュムレータの瞬時デジタル値はデジタル−ア
ナログ変換器ＤＡＣによりアナログ信号に変換され、変
換器ＰＡのアナログ出力と一緒にアナログ加粋装置Ａｓ
に供給される。ここで合成された信号は／１−１グラマ
プル遅延回路ＰＭに遅延制御信号と１ノて供給される。

第４図の各回路素子は第３図の対応覆る回路素子と同一
の機能を有し、上述したと同様に動作する。即ち、周波
数逓降器Ｒから導出されたジッター補償信号に加えて、
制御装置ＣＤから導出されプログラマブル遅延回路ＰＭ
に供給される別の補償信号によって、制御装置ＣＤによ
り発生され１列回路ＣＦ’Ｇ−、ＰＡ−ＰＳ−ＰＤ−Ｐ
Ｍに導入された追加の所定の“摂動″信号が補償される
。

論理的には、制御信号を構成するパルスの合成パルスく
り返し数は任意の値にすることができる。

その理由は、数パルスの付加又は消去でもスプリアスデ
ィスクリート信号のエネルギーを広いスペクトルに分散
さけることができると共にサーボループを有するシンセ
サイザではそのサーボ作用をスピードアップすることが
できるためである。しかし、実用上、よこ。合成パ、昌
りり返し数を、鴎１　　　ス源からの最大パルスくり返
し数の１／２０〜３倍゛にして好適な結果が得られるよ
うにする。

以上の各実施例においては、制御信号Ｉよ上述したよう
にマンチェスター符号化したしの又は微分」−ドとする
ことができる。斯る形態の信号を用いる理由は、これら
信号は最小のジッターをイ１し、このことは制御信号を
擬似ランダム２進パルス列から得る場合を例にとって説
明することがＣきる。

このパルス列の一つの状態にいわゆる°゛仝１″仝１″
状態ここでこの状態が５つの“１′′を貝えるだけであ
る極めて簡単な場合を考えると、この全１状態はパルス
付加回路ＰＡにより５個のパルスを順次付加せしめるた
め、＋５サイクルの最大周波数偏差を生ずる。この信号
列をンンーｆｘスタ　　　　　＼−符号化すると、もと
の」−ドの各°“１″はｆｌ　７Ｊ１１すべきパルスと
消去すべきパルスを発ｇ：、りる。これがため、いかな
る瞬時においても最大周波数−差は＋　１又は−１サイ
クルになる。しかし、最大周波数偏差は極性変換点にお
いて発生し、例えば状態０１０はマンチェスター符号化
されると０１１００１として現われるため、この場合は
最大偏差は（２サイクルになる。１１１１１状態（その
両端に０を有するものとする）に対する微分コードは＋
１．０，０゜ｏ、ｏ、−ｉであるから、この場合の最大
周波数ｔ＝Ｘは僅かに±　１リイクルとなる。

これがため、制御信号にこのように符号化された信号を
使用すると信号の位相変化が制限され、従って制御信号
により生ずるジッターが減少する。

【図面の簡単な説明】

第１図は本発明による位相Ｏツクループ型周波数シンセ
サイザの第１実施例のブロック回路図、第２図は自動サ
ーボループを含む位相ロックループ型周波数シンセサイ
ザの第２実施例のプロ・ツク回路図、 第３図は第２図に示寸シンセサイザの変形例のブロック
回路図、 第４図は直接型周波数シンはサイプの実施例のブロック
回路図である。 Ｃｔ〕Ｇ・・・基準周波数発振器 Ｆ（、Ｃ・・・周波数制御回路 ＶＦＯ・・・電１」ルリ御司変周波数発振器Ｐ　Ｓ・・
・パルス消去回路 ＰＤ・・・１０グラマプル分周器 １）　Ｃ・・・位相比較器　　Ｒ・・・周波数逓降器Ｄ
Ａ・・・デジタル−アナログ変換器 ＡＭ・・・蚤幅逓倍器　　ＡＳｆ）・・・アナログ加締
装置ＬＰＦ・・・低域通過フィルタ ＣＤ・・・制御装置　　　ＰＡ・・・パルス付加回路Ｄ
ＡＣ・・・デジタル−アナログ変換器Ｉ・・・積分器　
　　　　ＡＳ・・・アナログ加締装置ＡＤＤ・・・デジ
タル加算器 Ｍ２・・・相関用乗算器　Ｍｌ・・・振幅補正用乗脅器
１：・・・サーボループフィルタ ＰＭ・・・位相変調器　　Ｄ　Ａ　Ｄ・・・デジタル加
算器Ｆｃ・・・基準周波数　　ＦＯ・・・出力周波数Ｐ
１．Ｐ２・・・制御信号 Ｆｒ・・・号イクル消去周波数 Ｃ８・・・補償信号　　　ＦＯ８・・・周波数制御信号
。

Claims (1)

1. 【特許請求の範囲】 １、基準周波数発生器と、周波数制御回路を具える周波
   数シンセサイザであって、前記周波数制御回路は可変周
   波数逓降手段を含み、該手段はパルス源から供給される
   各入力パルス毎に逓降すべき周波数の１サイクルを消去
   するよう構成されたサイクル消去回路を具え、更に前記
   周波数制御回路には各消去サイクルによって生ずる出力
   周波数の周期のジッターを少なくとも部分的に補償する
   よう構成されたジッター補償信号回路を接続して成る周
   波数シンセサイザにおいて、更に制御装置を設け、その
   制御信号出力をもって前記周波数制御回路により所定の
   合成くり返し数で前記逓降４べき周波数からサイクルを
   消去せしめると共にサイクルを付加せしめ、更に該制御
   ｌ装置に接続され、制御信号の関数である出力信号を発
   生するよう構成され、た制御信号補償回路を設【ノ、該
   制御信号補償回路の出力端子をシンセサイザ回路に接続
   して前記制御信号によって生ずるシンセサイザの出力周
   波数のジッターを補償するようにしたことを特徴とする
   周波数シンセサイザ。 ２、特許請求の範囲第１項記載の周波数シンセサイザに
   おいて、所定期間中に前記制御信号によって付加される
   サイクル数は当該期間中に前記制御信号によって消去さ
   れるサイクル数と略々同数にしたことを特徴とする周波
   数シンセサイザ。 ３、特許請求の範囲第１項又は第２項記載の周波数シン
   セサイザにおいて、前記制御装置は少くとも第１及び第
   ２の散在パルス列を具える制御信号を出力するよう構成
   し、第１パルス列の各パルスによって逓降すべき周波数
   から１サイクルを消去し、第２パルス列の各パルスによ
   って逓降すべき周波数に１リイクルを付加するようにし
   たことを特徴とする周波数シンセサイザ。 ４、特許請求の範囲第３項記載の周波数シンセサイザに
   おいて、前記２個のパルス列は相まって擬似ランダムパ
   ルス列を構成するものとしたことを特徴とする周波数シ
   ンセサイザ。 ５、特許請求の範囲第２．３又は第４項記載の周波数シ
   ンセサイザにおいて、前記制御信号はマンチェスター符
   号化されたものとしたことを特徴とする周波数シンセサ
   イザ。 ６、特許請求の範囲第２．３又は第４項記載の周波数シ
   ンセサイザにおいて、前記制御信号は微分フードである
   ことを特徴とする周波数シンセサイザ。 ７、特許請求の範囲第１〜第６項の何れか一項に記載の
   周波数シンセサイザにおいて、前記ジッター補償信号回
   路と前記制御信号補償回路の出力、を合成して合成補償
   信号を形成する手段を含むことを特徴とする周波数シン
   セサ１　　　　　　イザ。 ８、特許請求の範囲第１〜第７項の何れか一項に記載の
   周波数シンセサイザにおいて、前記合成補償信号の供給
   後に回路内に残存する残留ジッターを検出する検出器と
   、前記合成補償信号の振幅を制御するｐＪ変利得増幅器
   を含み、該増幅器の利得を前記検出器により制御して前
   記残留ジッターを低減するようにしたことを特徴とする
   周波数シンセサイザ。 ９、特許請求の範囲第１〜第８項の何れか一項に記載の
   周波数シンセサイザにおいて、前記所定の合成くり返し
   数は前記パルス源により発生されるパルスの最大パルス
   くり返し数の１／２０〜３倍の値にしたことを特徴と覆
   る周波数シンセサイザ。 １０、特許請求の範囲第９項記載の周波数シンセサイザ
   において、前記パルス源は周波数逓降器とし、前記所定
   の合成くり返し数は該周波数逓降器の入力に供給される
   パルスのパルスくり返し数に等しくしたことを特徴とす
   る周波数シンセサイザ。