JPS58168150A - ル−プカウンタ付プログラムカウンタ制御方式 - Google Patents
ル−プカウンタ付プログラムカウンタ制御方式Info
- Publication number
- JPS58168150A JPS58168150A JP57050768A JP5076882A JPS58168150A JP S58168150 A JPS58168150 A JP S58168150A JP 57050768 A JP57050768 A JP 57050768A JP 5076882 A JP5076882 A JP 5076882A JP S58168150 A JPS58168150 A JP S58168150A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- program
- loop
- output
- loop counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 101100524644 Toxoplasma gondii ROM4 gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000037303 wrinkles Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/325—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for loops, e.g. loop detection or loop counter
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術公費
本発明はループカウンタ付プログラムカウンタ制御回路
に係り、直接メモリアクセス（以下ＤＭ人と称す）要求
時ループカウンタの異常動作を防止するループカウンタ
付プログラムカウンタ制御方式に関する。
に係り、直接メモリアクセス（以下ＤＭ人と称す）要求
時ループカウンタの異常動作を防止するループカウンタ
付プログラムカウンタ制御方式に関する。
伽） 技術の背景
ループカウンタ付プログラムカウ／りとは本特許出願人
が５１年に特許出願したもので、読出専用メモリ（以下
ＲＯＭと称す）と其の出力を保持するフリ、プフロ、プ
（以下ＦＦＦと称す）にて構成され、該ＦＦの出力が現
プログラムアドレスで、これと条件分岐用フラグξを該
ＲＯＭに入力し、其の出力が次のプログラムアドレスと
なるプログラムカウンタに、プログラムのループ動作回
数をカウントするループカウンタを設け、プログラムの
ループ動作回数を、該ループカウンタに初期設定する手
段を持ち、肢ＲＯＭから骸ループカウンタを制御する信
号を出力し、該ループカウンタで初期値より、該プログ
ラムのループ動作回数をカウントさせ、所定の数になっ
た時、出力信号を出し、これが皺ＲＯＭの次に発生する
プログラムのアドレスを指定する条件分岐用の７ラグと
なることによシ、プログラムのダイナミックステップ数
を大巾に減少す為ものである。
が５１年に特許出願したもので、読出専用メモリ（以下
ＲＯＭと称す）と其の出力を保持するフリ、プフロ、プ
（以下ＦＦＦと称す）にて構成され、該ＦＦの出力が現
プログラムアドレスで、これと条件分岐用フラグξを該
ＲＯＭに入力し、其の出力が次のプログラムアドレスと
なるプログラムカウンタに、プログラムのループ動作回
数をカウントするループカウンタを設け、プログラムの
ループ動作回数を、該ループカウンタに初期設定する手
段を持ち、肢ＲＯＭから骸ループカウンタを制御する信
号を出力し、該ループカウンタで初期値より、該プログ
ラムのループ動作回数をカウントさせ、所定の数になっ
た時、出力信号を出し、これが皺ＲＯＭの次に発生する
プログラムのアドレスを指定する条件分岐用の７ラグと
なることによシ、プログラムのダイナミックステップ数
を大巾に減少す為ものである。
本発明はこのループカウンタ付プログラムカウンタの制
御方式に関するものである。
御方式に関するものである。
（Ｃ） 従来技術と問題点
纂１図は従来例のループカウンタ付プログラムカウンタ
制御回路の要部を示すブロック図である。
制御回路の要部を示すブロック図である。
図中１はループカウンタ付プログラムカウンタ、２はＲ
ＯＭ、３．７はＦ！′、４はプログラムの入っているＲ
ＯＭ、５はループカウンタ、６はアンド回路、８は遅延
回路、９はノット回路を示す。
ＯＭ、３．７はＦ！′、４はプログラムの入っているＲ
ＯＭ、５はループカウンタ、６はアンド回路、８は遅延
回路、９はノット回路を示す。
この回路ではＤＭＡ要求がくると、ＦＦ７てこの信号を
保持し、ＦＦ７の出力で、アンド回路６を介して、ＦＦ
３のり、ロックを止め、プログラムカウンタ１の進行を
止める。又一方プログラムの入っているＲ’ＯＭ４の命
令をＮＯ・０ＰＥＲＡＴＩＯＮに切換え、パス（図示し
ていない）を開放し、ＤＭＡが可能なようにする。又遅
延回路８は１命令時間の遅延を与え、パスが開放される
タイ建ングで、ＤＭＡ許可信号を出力し、ＤＭＡを実行
するようにしている。ＤＭＡが終了するとＦＦ７の出力
状態がかわ９、ＤＭＡ直前の状態から、ループカウンタ
１は動作を開始する。
保持し、ＦＦ７の出力で、アンド回路６を介して、ＦＦ
３のり、ロックを止め、プログラムカウンタ１の進行を
止める。又一方プログラムの入っているＲ’ＯＭ４の命
令をＮＯ・０ＰＥＲＡＴＩＯＮに切換え、パス（図示し
ていない）を開放し、ＤＭＡが可能なようにする。又遅
延回路８は１命令時間の遅延を与え、パスが開放される
タイ建ングで、ＤＭＡ許可信号を出力し、ＤＭＡを実行
するようにしている。ＤＭＡが終了するとＦＦ７の出力
状態がかわ９、ＤＭＡ直前の状態から、ループカウンタ
１は動作を開始する。
しかし、プログラムカウンタ１が、プログラムのループ
動作をしている時、ＤＭＡ要求があると、ループカウン
タ制御線の出力が出た状態で、プログラムカウンタ１が
止まることがある。
動作をしている時、ＤＭＡ要求があると、ループカウン
タ制御線の出力が出た状態で、プログラムカウンタ１が
止まることがある。
この場合はループカウンタ５は初期設定されたプログラ
ムのループ動作回数迄カウントしてしまう。
ムのループ動作回数迄カウントしてしまう。
従って、ＤＭＡ処理が完了した時点で、ＤＭＡ！！求直
前の状態から継続処理を行なわねばならないのに、ルー
プカウンタ５はプログラムのループ動作は完了したと認
識しているので、ループ動作の次のプログラムアドレス
を指示する条件分岐用フラグを出力するので、継続処理
を行なえない欠点がある。
前の状態から継続処理を行なわねばならないのに、ルー
プカウンタ５はプログラムのループ動作は完了したと認
識しているので、ループ動作の次のプログラムアドレス
を指示する条件分岐用フラグを出力するので、継続処理
を行なえない欠点がある。
（ｄ） 発明の目的
本発明の目的は上記の欠点をなくし、ＤＭＡ処理完了後
、プログラムのループ動作を確実に継続して行なえるル
ープカウンタ付プログラムカウンタ制御方式の提供にあ
る。
、プログラムのループ動作を確実に継続して行なえるル
ープカウンタ付プログラムカウンタ制御方式の提供にあ
る。
（ｅ） 発明の構成
本発明は上記の目的を達成するために、ＤＭＡ！求時、
この信号を保持するＦＦの出力で、プログラムカウンタ
へのクロックを止めると共に、骸プログラムカウンタで
指示する命令を不動作に切換えるループカウンタ付プロ
グラムカウンタ制御回路において、ＤＭＡ要求時、該Ｆ
Ｆの出力でループカウンタへのクロッ２も止めることを
特命とする。
この信号を保持するＦＦの出力で、プログラムカウンタ
へのクロックを止めると共に、骸プログラムカウンタで
指示する命令を不動作に切換えるループカウンタ付プロ
グラムカウンタ制御回路において、ＤＭＡ要求時、該Ｆ
Ｆの出力でループカウンタへのクロッ２も止めることを
特命とする。
（ｆ） 発明の実施例
以下本発明の１実施例につき図に従って説明する。第２
図は本発明の実施例のループカウンタ付プログラムカウ
ンタ制御回路の要部のブロック図である。
図は本発明の実施例のループカウンタ付プログラムカウ
ンタ制御回路の要部のブロック図である。
図中第１図と同一機能のものは同−記号で示す。
１０はアンド回路、１１ＦｉＦＦである。
この回路で、第１図と異なる点はアンド回路１０とＦＦ
ＩＩを設け、ＤＭＡ要求時、ＦＦ７の出力でＦＦＩＩ、
アンド回路ｌＯを介して、ループカウンタ５へのクロッ
クを止める点である。これにより、プログラムカウンタ
１が、プログラムのループ動作中に、ＤＭＡｇＩ求があ
り、其の時ループカウンタ制御線に出力が出ていても、
ループカウンタ５は動作をストップするので、ＤＭＡ処
理完了後、ＤＭＡ要求直前の状態から、確実に継続処理
が出来る。
ＩＩを設け、ＤＭＡ要求時、ＦＦ７の出力でＦＦＩＩ、
アンド回路ｌＯを介して、ループカウンタ５へのクロッ
クを止める点である。これにより、プログラムカウンタ
１が、プログラムのループ動作中に、ＤＭＡｇＩ求があ
り、其の時ループカウンタ制御線に出力が出ていても、
ループカウンタ５は動作をストップするので、ＤＭＡ処
理完了後、ＤＭＡ要求直前の状態から、確実に継続処理
が出来る。
ｆｊ Ｆ Ｆ ３のクロ、りとループカウンタ５のクロ
。
。
りは、動作シーケンス上、ノット回路９で半サイクルず
れているので、ループカウンタ５のクロ。
れているので、ループカウンタ５のクロ。
りを止めるのに、ＦＦＩＩを用いて牛サイクルずらしで
ある。
ある。
億）発明の効果
以上詳細に説明した如く、本発明によれば、ＤＭＡ！’
求時、プログラムカウンタが、プログラムのループ動作
を行っていても、ループカウンタが異常動作をしないの
で、ＤＭＡ処理完了後、プログラムのループ動作を確実
に継続して実行出来る効果がある。
求時、プログラムカウンタが、プログラムのループ動作
を行っていても、ループカウンタが異常動作をしないの
で、ＤＭＡ処理完了後、プログラムのループ動作を確実
に継続して実行出来る効果がある。
＠１図は従来例のループカウンタ付プログラムカウンタ
制御回路の要部を示すブロック図、ｆｊｐ、２図は本発
明の実施例のループカウンタ付ブログラムカウンタ制御
回路の要部を示すブロック図であるＯ 図中１はループカウンタ付プログラムカウンタ、２はＲ
ＯＭ、３，７．１１はフリップフロップ、４はプログラ
ムの入っているＲＯＭ、５はループカウンタ、６．１０
はアンド回路、８は遅延回路、９はノット回路を示す。 ′！５１図 ｒ −−−−−−−−−コ ｌｆ、Ｙ図
制御回路の要部を示すブロック図、ｆｊｐ、２図は本発
明の実施例のループカウンタ付ブログラムカウンタ制御
回路の要部を示すブロック図であるＯ 図中１はループカウンタ付プログラムカウンタ、２はＲ
ＯＭ、３，７．１１はフリップフロップ、４はプログラ
ムの入っているＲＯＭ、５はループカウンタ、６．１０
はアンド回路、８は遅延回路、９はノット回路を示す。 ′！５１図 ｒ −−−−−−−−−コ ｌｆ、Ｙ図
Claims (1)
- 直接メモリアクセス要求時、この信号を保持するフリッ
プフロップの出力で、プログラムカウンタへのクロック
を止めると共に、皺プログラムカウンタで指示する命令
を、不動作に切換えるループカウンタ付プログラムカウ
ンタ制御回路において、直接メモリアクセス要求時、該
アリツブ７０ツブの出力でループカウンタへのクロ、夕
を止めることを特徴とするループカウンタ付プログラム
カウンタ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050768A JPS58168150A (ja) | 1982-03-29 | 1982-03-29 | ル−プカウンタ付プログラムカウンタ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57050768A JPS58168150A (ja) | 1982-03-29 | 1982-03-29 | ル−プカウンタ付プログラムカウンタ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58168150A true JPS58168150A (ja) | 1983-10-04 |
| JPS6156814B2 JPS6156814B2 (ja) | 1986-12-04 |
Family
ID=12868006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57050768A Granted JPS58168150A (ja) | 1982-03-29 | 1982-03-29 | ル−プカウンタ付プログラムカウンタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58168150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06229071A (ja) * | 1993-02-04 | 1994-08-16 | Kajima Corp | 鉄筋コンクリート構造物の鉄筋および配筋構造 |
-
1982
- 1982-03-29 JP JP57050768A patent/JPS58168150A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06229071A (ja) * | 1993-02-04 | 1994-08-16 | Kajima Corp | 鉄筋コンクリート構造物の鉄筋および配筋構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6156814B2 (ja) | 1986-12-04 |
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