JPS58161345A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58161345A JPS58161345A JP4374582A JP4374582A JPS58161345A JP S58161345 A JPS58161345 A JP S58161345A JP 4374582 A JP4374582 A JP 4374582A JP 4374582 A JP4374582 A JP 4374582A JP S58161345 A JPS58161345 A JP S58161345A
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- JP
- Japan
- Prior art keywords
- film
- chamber
- etching
- semiconductor substrate
- gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- ing And Chemical Polishing (AREA)
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法にかかり、特にアルミニ
ウム配線パターンの形成方法に関する。
ウム配線パターンの形成方法に関する。
（ｂ） 従来技術と問題点
ＩＣ，ＬＳＩなどの半導体装置は、半導体基板上に多数
の素子が形成され、これらの素子間は配線層で接続され
て、電子回路に形成されるが、かような配線Ｊ―は通常
アルミニウム（Ａり膜を被着し、フォトプロセスでパタ
ーンニングして形成すれる。配線層としては、ＡＩ膜の
他に多結晶シリコン膜、モリフテン、メタルシリサイド
などが用いられるが、ＡＩ膜は最も電気伝導性が良くて
、材料が安価であるから、古くから使用されて、現在も
なお最も重用されており、例えば多１−配線構造として
Ｆｊ−をメタルシリサイドで形成しても、最−ヒ１−は
Ａ１膜で形成される状況である。
の素子が形成され、これらの素子間は配線層で接続され
て、電子回路に形成されるが、かような配線Ｊ―は通常
アルミニウム（Ａり膜を被着し、フォトプロセスでパタ
ーンニングして形成すれる。配線層としては、ＡＩ膜の
他に多結晶シリコン膜、モリフテン、メタルシリサイド
などが用いられるが、ＡＩ膜は最も電気伝導性が良くて
、材料が安価であるから、古くから使用されて、現在も
なお最も重用されており、例えば多１−配線構造として
Ｆｊ−をメタルシリサイドで形成しても、最−ヒ１−は
Ａ１膜で形成される状況である。
ところで、ＩＣの高密度化、高楽槓化に伴ってＡＩ配ａ
１−も高密度化されて、精度良く形成する必要があり、
配線ｊ−の幅も２．５／７７ｎないしは１μ〃ｊ程度ま
で微細化されてきた。したがって、被着したＡ１膜上に
レジスト膜パターンを形成した後、ＡＩ膜をパターンニ
ングするエッチンク方法も、ウェットエツチングではな
くてドライエツチングが使用される。ドライエツチング
方法は、パターン側面のサイドエツチングが少なく、Ｍ
Ｗ良く形成できるからである。
１−も高密度化されて、精度良く形成する必要があり、
配線ｊ−の幅も２．５／７７ｎないしは１μ〃ｊ程度ま
で微細化されてきた。したがって、被着したＡ１膜上に
レジスト膜パターンを形成した後、ＡＩ膜をパターンニ
ングするエッチンク方法も、ウェットエツチングではな
くてドライエツチングが使用される。ドライエツチング
方法は、パターン側面のサイドエツチングが少なく、Ｍ
Ｗ良く形成できるからである。
このようなドライエツチング方法において、ＡＩ膜をニ
ツテングするためのエッチャントは塩素系ガスであり、
リアクティブスパッタエツチング法により例えば四塩化
炭素（Ｃｃｌ ４ ）ガスなどがエッチャントとして使
用される。ところが、エツチング装置内で、これらのガ
スと反応させて、ＡＩ膜のパターンニングが終了した後
、エツチング装置内の真空中より大気中に試料を取り出
すと、ＡＩ膜とその上面に形成されているレジスト膜と
に付着している塩素イオンが空気中の水分と反応し、そ
の反応物によってＡＩ側面が再び食刻（エツチング）さ
れて、恰も虫喰い状態となる。
ツテングするためのエッチャントは塩素系ガスであり、
リアクティブスパッタエツチング法により例えば四塩化
炭素（Ｃｃｌ ４ ）ガスなどがエッチャントとして使
用される。ところが、エツチング装置内で、これらのガ
スと反応させて、ＡＩ膜のパターンニングが終了した後
、エツチング装置内の真空中より大気中に試料を取り出
すと、ＡＩ膜とその上面に形成されているレジスト膜と
に付着している塩素イオンが空気中の水分と反応し、そ
の反応物によってＡＩ側面が再び食刻（エツチング）さ
れて、恰も虫喰い状態となる。
したがって、所望のＡＩＩ線層パターンより幅狭い層と
なって、所期の電気伝導度が得られずにＩＣを使用して
いるうちに、抵抗熱のため配線層が断線する事故が生ず
る。特に、上記のように微細化されたＡＩＩ線１１では
その傾向が強くなることは言うまでもない。
なって、所期の電気伝導度が得られずにＩＣを使用して
いるうちに、抵抗熱のため配線層が断線する事故が生ず
る。特に、上記のように微細化されたＡＩＩ線１１では
その傾向が強くなることは言うまでもない。
（Ｃ） 発明の目的
本発明は上記したＡＩ配配線−が過度にエツチングされ
て虫喰い状態になることを防止するＡ１配線パターンの
形成方法を提供するものである。
て虫喰い状態になることを防止するＡ１配線パターンの
形成方法を提供するものである。
（ｄ） 発明の構成
その目的は、塩素系ガスを用いてリアクティブスパッタ
エツチングした後、空気中に曝すことなく、非酸化性雰
囲気中で直ちに熱処理する工程が含まれる製造方法によ
り達成することができる。
エツチングした後、空気中に曝すことなく、非酸化性雰
囲気中で直ちに熱処理する工程が含まれる製造方法によ
り達成することができる。
（ｅ） 発明の実施例
以Ｆ１一実施例によって詳細に説明する。第１図はＭ（
Ｊ８半導体素子上のＡＩ膜をパターンユング中の一工程
断面図を示しており、半導体基板１表面に被着させたＡ
Ｉ膜２上にソース及ドレイン８の配線電極を形成させる
ためのレジスト膜パターン４が形成され、リアクティブ
スパッタエツチングが終了した工程図である。通常、リ
アクティブスパッタエツチングは減圧気中で行われて、
エツチングが終ると、真空を破って大気中に取り出され
るが、その場合にＡＩ膜の側面部分２８が虫喰い状とな
る。
Ｊ８半導体素子上のＡＩ膜をパターンユング中の一工程
断面図を示しており、半導体基板１表面に被着させたＡ
Ｉ膜２上にソース及ドレイン８の配線電極を形成させる
ためのレジスト膜パターン４が形成され、リアクティブ
スパッタエツチングが終了した工程図である。通常、リ
アクティブスパッタエツチングは減圧気中で行われて、
エツチングが終ると、真空を破って大気中に取り出され
るが、その場合にＡＩ膜の側面部分２８が虫喰い状とな
る。
したがって、本発明では第２図にその概要断面’ｋ 示
ｔスパッタエツチング装置を用いて、Ａ１１ｌのエツチ
ング処理及びレジストの灰化処理を行なうものである。
ｔスパッタエツチング装置を用いて、Ａ１１ｌのエツチ
ング処理及びレジストの灰化処理を行なうものである。
先づ、スパッタ法にて第１図に示すような半導体素子が
形成された半導体基板の上面に膜厚１μｍの層膜を被着
し、レジスト膜パターンを形成した後、第２図に示すエ
ツチング装置のエツチング室１０に外部ドア１１から装
入する。
形成された半導体基板の上面に膜厚１μｍの層膜を被着
し、レジスト膜パターンを形成した後、第２図に示すエ
ツチング装置のエツチング室１０に外部ドア１１から装
入する。
半導体基板１を陰極板１２上に載せて密封した後真空吸
引して、１０ ’Ｔｏｒｒとした後、対向する陽極板１
３の中心から０ｃ１４ガスと塩化硼素（Ｂｄ ８）ガス
とが、アルゴン（Ａｒ）に希釈された混合ガスが室内に
流入され、その減圧度を０．１〜Ｑ、２Ｔｏｒｒとする
。そして、両極間に１８．５６＆の高周波電力を印加し
てプラズマ化し、エツチングする。エツチング室１０を
吸引する真空吸引口を１４、ガス流入口を１５に示し、
エツチングが終了すれば、ガスの流入は中止される。
引して、１０ ’Ｔｏｒｒとした後、対向する陽極板１
３の中心から０ｃ１４ガスと塩化硼素（Ｂｄ ８）ガス
とが、アルゴン（Ａｒ）に希釈された混合ガスが室内に
流入され、その減圧度を０．１〜Ｑ、２Ｔｏｒｒとする
。そして、両極間に１８．５６＆の高周波電力を印加し
てプラズマ化し、エツチングする。エツチング室１０を
吸引する真空吸引口を１４、ガス流入口を１５に示し、
エツチングが終了すれば、ガスの流入は中止される。
次に、ロードロック室２０に移すが、それには真空バル
ブ２１を開いて、室内を真空にした後、ゲートバルブ２
２を開け、室内のハンドラ２８をエツチング室１０に差
し入れて、半導体基板１をロードロック室に移し、ゲー
トバルブ２２を閉じる。次いで、真空バルブ２１を閉じ
て、ガスバルブ２４を開けて、カスを流入させて室内を
太気厘にする。流入ガスは水素ガスを数％含有した窒素
ガスである。
ブ２１を開いて、室内を真空にした後、ゲートバルブ２
２を開け、室内のハンドラ２８をエツチング室１０に差
し入れて、半導体基板１をロードロック室に移し、ゲー
トバルブ２２を閉じる。次いで、真空バルブ２１を閉じ
て、ガスバルブ２４を開けて、カスを流入させて室内を
太気厘にする。流入ガスは水素ガスを数％含有した窒素
ガスである。
次に、ロードロック室２０と熱処理室３０との間にある
ゲートバルブ８１を開ける。熱処理室８０にはガス流入
口３２から上記の流入ガスと同一成分ガスが流入されて
おり、ハンドラ２８を操作することによって温度４５０
°Ｃの熱処理室に半導体基板ｌが収められ、ゲートバル
ブ８１を閉じた後、約１０分間アニールする。そうすれ
ば、半導体基板１の上面に形成されたレジスト膜パター
ン４は灰化される。
ゲートバルブ８１を開ける。熱処理室８０にはガス流入
口３２から上記の流入ガスと同一成分ガスが流入されて
おり、ハンドラ２８を操作することによって温度４５０
°Ｃの熱処理室に半導体基板ｌが収められ、ゲートバル
ブ８１を閉じた後、約１０分間アニールする。そうすれ
ば、半導体基板１の上面に形成されたレジスト膜パター
ン４は灰化される。
このようにアニールした後、熱処理室３０の外部ドア８
８から大気中に取り出すと、ＡＩＩ線２の側面部分２８
には塩素がなくなって、レジスト膜４が灰化された状態
で、空気に曝されることになり、虫喰い状態が解消され
る。そのあと、念のため酸素プラズマ中で、レジスト膜
の灰化処理および希弗酸溶液による洗浄を行なう。
８から大気中に取り出すと、ＡＩＩ線２の側面部分２８
には塩素がなくなって、レジスト膜４が灰化された状態
で、空気に曝されることになり、虫喰い状態が解消され
る。そのあと、念のため酸素プラズマ中で、レジスト膜
の灰化処理および希弗酸溶液による洗浄を行なう。
げ）発明の効果
以上の実施例から明かなように、本発明はＡ１配線の形
成法において、付着した塩素系ガスを除去した後に、空
気と接触させる形成方法で、高精度なＡＩ配線パターン
が形成されて、断線事故がなくなり、ＩＣの高信頼化に
極めて効果あるものである。
成法において、付着した塩素系ガスを除去した後に、空
気と接触させる形成方法で、高精度なＡＩ配線パターン
が形成されて、断線事故がなくなり、ＩＣの高信頼化に
極めて効果あるものである。
尚、上記実施例のエツチング装置に代り、エツチング室
内に非酸化性ガスを流入させて熱処理する装置と形成方
法も考えられ、これらも本発明はＩｌｌするものではな
い。
内に非酸化性ガスを流入させて熱処理する装置と形成方
法も考えられ、これらも本発明はＩｌｌするものではな
い。
第１図は本発明にかかる半導体装置の一工程断面図、第
２図はエツチング装置の概要断面図である。図中、■は
半導体基板、２はアルミニウム膜８はレジスト膜、１０
はエツチング室、２０はロードロック室、８０は熱処理
室を示す。 第１図 第２図
２図はエツチング装置の概要断面図である。図中、■は
半導体基板、２はアルミニウム膜８はレジスト膜、１０
はエツチング室、２０はロードロック室、８０は熱処理
室を示す。 第１図 第２図
Claims (1)
- 半導体基板上にアルミニウム膜を被着し、該アルミニウ
ム膜上面に所望のレジスト膜パターンを形成し、塩素系
ガスを用いてリアクティブスパッタエツチングした後、
空気中に曝すことなく、非酸化性雰囲気中で直ちに熱処
理する工程が含まれてなることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4374582A JPS58161345A (ja) | 1982-03-18 | 1982-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4374582A JPS58161345A (ja) | 1982-03-18 | 1982-03-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58161345A true JPS58161345A (ja) | 1983-09-24 |
Family
ID=12672295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4374582A Pending JPS58161345A (ja) | 1982-03-18 | 1982-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161345A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184835A (ja) * | 1984-10-02 | 1986-04-30 | Matsushita Electric Ind Co Ltd | アルミニウムおよびアルミニウム―シリコン合金の反応性イオンエッチング方法 |
| JPS61128528A (ja) * | 1984-11-27 | 1986-06-16 | Matsushita Electric Ind Co Ltd | アルミニウム−シリコン−銅合金のドライエツチング法 |
| JPS63164243A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | 処理方法 |
| JPH03280535A (ja) * | 1990-03-29 | 1991-12-11 | Nec Corp | ドライエッチング装置 |
| JP2002343708A (ja) * | 2001-05-21 | 2002-11-29 | Toshiba Corp | 基板処理装置および熱処理方法 |
| WO2020235455A1 (ja) * | 2019-05-20 | 2020-11-26 | 東京エレクトロン株式会社 | 処理装置および処理方法 |
-
1982
- 1982-03-18 JP JP4374582A patent/JPS58161345A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184835A (ja) * | 1984-10-02 | 1986-04-30 | Matsushita Electric Ind Co Ltd | アルミニウムおよびアルミニウム―シリコン合金の反応性イオンエッチング方法 |
| JPS61128528A (ja) * | 1984-11-27 | 1986-06-16 | Matsushita Electric Ind Co Ltd | アルミニウム−シリコン−銅合金のドライエツチング法 |
| JPS63164243A (ja) * | 1986-12-26 | 1988-07-07 | Hitachi Ltd | 処理方法 |
| JPH03280535A (ja) * | 1990-03-29 | 1991-12-11 | Nec Corp | ドライエッチング装置 |
| JP2002343708A (ja) * | 2001-05-21 | 2002-11-29 | Toshiba Corp | 基板処理装置および熱処理方法 |
| WO2020235455A1 (ja) * | 2019-05-20 | 2020-11-26 | 東京エレクトロン株式会社 | 処理装置および処理方法 |
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