JPS58159376A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPS58159376A JPS58159376A JP4315282A JP4315282A JPS58159376A JP S58159376 A JPS58159376 A JP S58159376A JP 4315282 A JP4315282 A JP 4315282A JP 4315282 A JP4315282 A JP 4315282A JP S58159376 A JPS58159376 A JP S58159376A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電界効果トランジスタの製造方法に関する。
従来、電界効果トランジスタ（以下Ｎ（Ｊ８ＦＥＴと記
す）を製造するときに、多結晶シリコンのゲート電極を
マスクに用いてイオン注入によルンース及びドレイン領
域を自己整合的に形成する方法が広く用いられている。
す）を製造するときに、多結晶シリコンのゲート電極を
マスクに用いてイオン注入によルンース及びドレイン領
域を自己整合的に形成する方法が広く用いられている。
８１図（ａ）〜（ｆｌは従来のＭＯＳＦＥＴの製造方法
を説明するための工程順の断面図である。
を説明するための工程順の断面図である。
まず、第１図（１）に示すように、半導体基板１１の表
面に絶縁膜１２を設け、その上に酸化防止膜１３として
シリコン電化膜を設け、酸化してフイ−ルド絶縁＠１４
を形成する。
面に絶縁膜１２を設け、その上に酸化防止膜１３として
シリコン電化膜を設け、酸化してフイ−ルド絶縁＠１４
を形成する。
次に；第１図（−に示すように、酸化防止膜１３、絶縁
膜１２を除去した後、新しくゲート絶縁１ｉ１１５を設
け、多結晶シリコン膜１６を被接する。多結晶シリコン
膜１６に不純物を入れることにより導電性が得られる。
膜１２を除去した後、新しくゲート絶縁１ｉ１１５を設
け、多結晶シリコン膜１６を被接する。多結晶シリコン
膜１６に不純物を入れることにより導電性が得られる。
そして、多結晶シリコン１６を選択的に除去するための
マスクとして用いる絶縁膜１７を設け、フォトプロセス
により所望のパターンを形成する。
マスクとして用いる絶縁膜１７を設け、フォトプロセス
により所望のパターンを形成する。
次に、＃ＩＸ１図（Ｃ１に示すように、絶縁？１１１７
および絶縁膜１５を除去し、再び絶縁膜１９を設けてイ
オン注入法を用いてＭ（Ｊ８ＦＥＴのソース／ドレイン
領域に不純物を柱入して浅い拡散層２０を形成する。
および絶縁膜１５を除去し、再び絶縁膜１９を設けてイ
オン注入法を用いてＭ（Ｊ８ＦＥＴのソース／ドレイン
領域に不純物を柱入して浅い拡散層２０を形成する。
次に、第１図（ｄ）に示すように、絶縁膜２１を設け、
フォトプロセスを用いてコンタクトホール２３を設ける
。
フォトプロセスを用いてコンタクトホール２３を設ける
。
次に、＃Ｎ１図＜ｅ）に示すように、コンタクトホール
２３１に通して深い拡散層２４を形成する。
２３１に通して深い拡散層２４を形成する。
次に、第１図（ｆ）に示すように金属配置１２６ｔ−施
従来、多結晶シリコン膜１６は全面に被覆された状態で
不純物を拡散し、導電性を得ていた。しかし、多結晶シ
リコン膜１６はフォトプロセスを用いて蝕刻する際、不
純物による伏字反応の律速によシバターン精度の制御性
、ｄらっき、再挽性等が問題であった。ま九、ソース／
ドレインとなる拡Ｍ層２０をイオン注入法で形成する場
合において、絶縁膜１９の膜厚はイオンの加速エネルギ
ーではは決定されるために厚くできない０従って、多結
晶シリコン膜１９と拡散層２ｏと近接した部分は電気的
に絶縁性が劣るために多結晶シリコン膜１９と拡散層２
０がリークあるいは短絡を起していた。ま九、短チヤネ
ル化されたＭ（３８Ｂ’ＥＴは必然的に拡散層２０の接
合深さが浅くな夛、アロイスパイクの現亀を防止するた
めに拡散層２ｏと金属配線２６を接続する際、絶縁膜２
１に設けられたコンタクトホール２３の直下（不純物を
拡散し、深い拡散層２４を形成し、金輌配＃２６を設け
るｏしかし、拡散層２４と金輌配Ｈ２６の接続を行なう
ために鉱拡散時に形成された高濃度不純物層２５の除去
が必要で素子の表面平坦化ができない０そのために金輌
配＃２６０際に断線が生ずる等の欠点があった。
従来、多結晶シリコン膜１６は全面に被覆された状態で
不純物を拡散し、導電性を得ていた。しかし、多結晶シ
リコン膜１６はフォトプロセスを用いて蝕刻する際、不
純物による伏字反応の律速によシバターン精度の制御性
、ｄらっき、再挽性等が問題であった。ま九、ソース／
ドレインとなる拡Ｍ層２０をイオン注入法で形成する場
合において、絶縁膜１９の膜厚はイオンの加速エネルギ
ーではは決定されるために厚くできない０従って、多結
晶シリコン膜１９と拡散層２ｏと近接した部分は電気的
に絶縁性が劣るために多結晶シリコン膜１９と拡散層２
０がリークあるいは短絡を起していた。ま九、短チヤネ
ル化されたＭ（３８Ｂ’ＥＴは必然的に拡散層２０の接
合深さが浅くな夛、アロイスパイクの現亀を防止するた
めに拡散層２ｏと金属配線２６を接続する際、絶縁膜２
１に設けられたコンタクトホール２３の直下（不純物を
拡散し、深い拡散層２４を形成し、金輌配＃２６を設け
るｏしかし、拡散層２４と金輌配Ｈ２６の接続を行なう
ために鉱拡散時に形成された高濃度不純物層２５の除去
が必要で素子の表面平坦化ができない０そのために金輌
配＃２６０際に断線が生ずる等の欠点があった。
本発明の目的は、上記欠点を除去し、リーク。
短絡、断線勢の少ない電界効果トランジスタの製造方法
を提供することにある。
を提供することにある。
本発明の電界効果トランジスタの製造方法は、半導体基
板表面に絶縁膜を設け、その上に不純物を含まない多結
晶シリコン層を形成する工程と、前記多結晶シリコン層
の上に選択的に酸化防止膜を設け、＃酸化防止膜をマス
クとして前記多結晶シリコン層を蝕刻してゲート電極を
形成する工程と、前記ゲートを極と前記酸化防止Ｍをマ
クとして前記絶縁膜を選択除去し半導体基板表面を選択
無用せしめる工程と、加熱酸化により前記ゲート電極の
側面と前記農用している半導体基板表面に酸化膜を形成
する工程と、前記ゲート電極に整合するソース及びドレ
イン領域を形成する工程と、前記酸化防止膜を除去する
工程と、前記敵化ＩＩＩを選択除去してソース及びドレ
イン領域にコンタクトホールを設ける工程と、半導体基
板と反対導電型の不純物を高濃度に含んだ絶縁膜で全表
面を榎い、熱処理して前記絶縁膜中の不純物を前記多結
晶シリコンのゲート電極に拡散すると同時に前記コンタ
クトホールを通って半導体基板に深いＰＮ嵌合の拡散層
を形成する工程とを含んで構成されるＯ 以下本発明について図面を用いて詳細に説明するＯ 第２図（ａ１〜（ｈＪは本発明の一実施例を説明する丸
めの各製造工程におけるＭ Ｏ８Ｆ Ｅ Ｔの断面図で
ある０ まず、第２図（ａ）に示すように、１Ｍシリコン基板５
１に酸化膜５２を約４０ＯＡ’ の厚さに形成する。そ
の上にシリコン鼠化膜の酸化防止膜５３１−シラン（８
ｉＨ＋）とアンモニア（Ｎ）１．）ガスの化学気相成長
法によって設ける。そして、Ｍ２Ｓの素子間を電気的に
分離するためにフォトプロセスを用いて不活性領域の酸
化防止Ｈ：５３を除去する０そして半導体基板５１の不
活性領域に半導体基板５１と同じ伝導型の不純物を注入
し、基板表面濃度を高い拡散層５４を形成する。例えば
、イオン注入法を用いた場合は１００ＫｅＶの加速エネ
ルギーでイオン注入量を３×１０ 個／Ｊ 、あるいは
熱拡散法では表面抵抗を約２５０Ω／ｄの拡散を施す。
板表面に絶縁膜を設け、その上に不純物を含まない多結
晶シリコン層を形成する工程と、前記多結晶シリコン層
の上に選択的に酸化防止膜を設け、＃酸化防止膜をマス
クとして前記多結晶シリコン層を蝕刻してゲート電極を
形成する工程と、前記ゲートを極と前記酸化防止Ｍをマ
クとして前記絶縁膜を選択除去し半導体基板表面を選択
無用せしめる工程と、加熱酸化により前記ゲート電極の
側面と前記農用している半導体基板表面に酸化膜を形成
する工程と、前記ゲート電極に整合するソース及びドレ
イン領域を形成する工程と、前記酸化防止膜を除去する
工程と、前記敵化ＩＩＩを選択除去してソース及びドレ
イン領域にコンタクトホールを設ける工程と、半導体基
板と反対導電型の不純物を高濃度に含んだ絶縁膜で全表
面を榎い、熱処理して前記絶縁膜中の不純物を前記多結
晶シリコンのゲート電極に拡散すると同時に前記コンタ
クトホールを通って半導体基板に深いＰＮ嵌合の拡散層
を形成する工程とを含んで構成されるＯ 以下本発明について図面を用いて詳細に説明するＯ 第２図（ａ１〜（ｈＪは本発明の一実施例を説明する丸
めの各製造工程におけるＭ Ｏ８Ｆ Ｅ Ｔの断面図で
ある０ まず、第２図（ａ）に示すように、１Ｍシリコン基板５
１に酸化膜５２を約４０ＯＡ’ の厚さに形成する。そ
の上にシリコン鼠化膜の酸化防止膜５３１−シラン（８
ｉＨ＋）とアンモニア（Ｎ）１．）ガスの化学気相成長
法によって設ける。そして、Ｍ２Ｓの素子間を電気的に
分離するためにフォトプロセスを用いて不活性領域の酸
化防止Ｈ：５３を除去する０そして半導体基板５１の不
活性領域に半導体基板５１と同じ伝導型の不純物を注入
し、基板表面濃度を高い拡散層５４を形成する。例えば
、イオン注入法を用いた場合は１００ＫｅＶの加速エネ
ルギーでイオン注入量を３×１０ 個／Ｊ 、あるいは
熱拡散法では表面抵抗を約２５０Ω／ｄの拡散を施す。
次に、第２図（ｂ） Ｋ示すように、拡散領域５４の上
に酸化膜５５を約１縄の厚さに設けることによｙＭＯ８
Ｆ１６Ｔの素子間を・電気的に分離する。その後、活性
領域の酸化防止膜５３と酸化膜５２を除去する。
に酸化膜５５を約１縄の厚さに設けることによｙＭＯ８
Ｆ１６Ｔの素子間を・電気的に分離する。その後、活性
領域の酸化防止膜５３と酸化膜５２を除去する。
次に、第２図（Ｃ）に示すように、ゲート酸化膜５６を
設け、その上に多結晶シリコン＃５７を釣元ば、シラン
（８ｉ）］＋ ）ガスの熱分解による化学気相成長法を
用いて約５００ＯＡの厚さに成長させる。その上に酸化
防止膜５８を化学成長法を用いて成長する。そして、フ
ォトプロセスを用いて酸化防止膜５８をマスクとして多
結晶シリコンＭ４５７を蝕刻して、ゲート電極を形成す
る。
設け、その上に多結晶シリコン＃５７を釣元ば、シラン
（８ｉ）］＋ ）ガスの熱分解による化学気相成長法を
用いて約５００ＯＡの厚さに成長させる。その上に酸化
防止膜５８を化学成長法を用いて成長する。そして、フ
ォトプロセスを用いて酸化防止膜５８をマスクとして多
結晶シリコンＭ４５７を蝕刻して、ゲート電極を形成す
る。
次に、第２図Ｔｄｌに示すように１Ｍ０８ＦＩ１２Ｔの
ン新たに酸化を施すことによってソース、ドレイン′１
刷壊と多結晶シリコン膜５７の側面に酸化膜５９を例え
ば４００Ａの厚さに設ける。
ン新たに酸化を施すことによってソース、ドレイン′１
刷壊と多結晶シリコン膜５７の側面に酸化膜５９を例え
ば４００Ａの厚さに設ける。
次に、第２１Ｖ（ｅｌに示すように、ソース、ドレイン
となる領域にシリコン基板５１と逆伝導型の不純物全イ
オン注入法を用いて、例えばヒ＊ （Ａｓ ）の不純物
イオンを１５０ＫｅＶの加速エネルギーで５ＸＩＯ個／
−のイオン量を注入し、浅い接合の拡散層６０を形成す
る。
となる領域にシリコン基板５１と逆伝導型の不純物全イ
オン注入法を用いて、例えばヒ＊ （Ａｓ ）の不純物
イオンを１５０ＫｅＶの加速エネルギーで５ＸＩＯ個／
−のイオン量を注入し、浅い接合の拡散層６０を形成す
る。
次に、第２図げ）に示すように、酸化防止膜５８を除去
し、フォトプロセスを用いてコンタクトホール６１を設
ける。
し、フォトプロセスを用いてコンタクトホール６１を設
ける。
次に、第２図（ｇ）に示すように、シラン（８ｉＨ４）
十酸素（０り＋７オスツイン（Ｐ Ｉｓ ）の化学気相
成長法により、ＩＪン不純物がＰＨ，′ＳｉＨ４中１６
モル比で添加された酸化膜６２を設け、窒素（’％）雰
囲気で熱処理を施すことにより酸化膜６２中のリンネ細
物が多結尻シリコン膜５７に拡散され多結晶シリコン膜
５７は導電性が得られる。また同時にコンタクトホール
６１上の酸化膜６２のリンネ細物も半導体基板５１に拡
散され、前記、不純物（ヒ素）で形成したソース、ドレ
インとなる拡散層６０よりも深い拡散層６３が形成でき
る。
十酸素（０り＋７オスツイン（Ｐ Ｉｓ ）の化学気相
成長法により、ＩＪン不純物がＰＨ，′ＳｉＨ４中１６
モル比で添加された酸化膜６２を設け、窒素（’％）雰
囲気で熱処理を施すことにより酸化膜６２中のリンネ細
物が多結尻シリコン膜５７に拡散され多結晶シリコン膜
５７は導電性が得られる。また同時にコンタクトホール
６１上の酸化膜６２のリンネ細物も半導体基板５１に拡
散され、前記、不純物（ヒ素）で形成したソース、ドレ
インとなる拡散層６０よりも深い拡散層６３が形成でき
る。
次に、第２図（ｈ）Ｋ示すように、フォトプロセスを用
いてコンタクトホール６１を設け、アルミニウム等の金
属材料膜を蒸着法によって約１１１ｍ蒸層する。そして
、フォトプロセスを用いて金属材料膜を蝕刻し、低温熱
処理（例えば５００℃のへ、中で３０分）を施すことに
よって拡散層６３あるいは多結晶シリコン＠５７と電気
的接続することができる。
いてコンタクトホール６１を設け、アルミニウム等の金
属材料膜を蒸着法によって約１１１ｍ蒸層する。そして
、フォトプロセスを用いて金属材料膜を蝕刻し、低温熱
処理（例えば５００℃のへ、中で３０分）を施すことに
よって拡散層６３あるいは多結晶シリコン＠５７と電気
的接続することができる。
以上、実施例で説明した本発明の方法で製作したＭＯ８
ＦｈｉＴは、絶縁膜中の不純物がコンタクトホール直下
の半導体基板に接合層の深い拡散層を形成すると同時に
多結晶シリコン族に拡散され。
ＦｈｉＴは、絶縁膜中の不純物がコンタクトホール直下
の半導体基板に接合層の深い拡散層を形成すると同時に
多結晶シリコン族に拡散され。
さらに高濃度の不純物を含んだ絶縁膜がガラス流動効果
により素子の表面で平坦化され、金属配線する際に断線
が生じないという効果有し、従来の製造方法の欠点であ
った不純物を含んだ多結晶シリコン蝕刻時におけるパタ
ーン精度の再現性１作業性の悪さ、大きなばらつきが非
常に改善される。
により素子の表面で平坦化され、金属配線する際に断線
が生じないという効果有し、従来の製造方法の欠点であ
った不純物を含んだ多結晶シリコン蝕刻時におけるパタ
ーン精度の再現性１作業性の悪さ、大きなばらつきが非
常に改善される。
また、接合層の深い拡散層、多結晶シリコンの不純物拡
散、素子の表面平担化が、ｆｌｆｆＪ時にできるため工
程が簡略化される。また、酸化防止膜を用いて選択酸化
を行なうことにより多結晶シリコン膜の験減りを防ぐこ
とができる。しかも多結晶クリコア＋１１とソース、ド
レイン間のリークあるいは短絡を防止できる。そして高
歩留り、信頼性の高い・〜４０ＳＦ１号°ｒが実現でき
る。
散、素子の表面平担化が、ｆｌｆｆＪ時にできるため工
程が簡略化される。また、酸化防止膜を用いて選択酸化
を行なうことにより多結晶シリコン膜の験減りを防ぐこ
とができる。しかも多結晶クリコア＋１１とソース、ド
レイン間のリークあるいは短絡を防止できる。そして高
歩留り、信頼性の高い・〜４０ＳＦ１号°ｒが実現でき
る。
以上峰細に説明したように１本発明によれば。
リーク、短絡、断線等の不良の少ない電界効果トランジ
スタの製造方法が得られるのでその効果は太きい。
スタの製造方法が得られるのでその効果は太きい。
第１図（ａｌ〜（ｆ）は従来のＭＯＳＦＥＴの製造方法
を説明するための各工程における断面図、第２図（Ｍｌ
〜（ｈｌは本発明の一実施例を説明するための各工程に
おけるＭＯＳＦＥＴの断面図である。 １１．５１・・・・・・半導体基板、１２，１４，１５
，１７゜１９，２１，２５．５２，５５，５６，５９．
６２・・・・・・絶縁膜。 １３．５３．５８・・・・・・酸化防止膜、１６．５７
・・・・・・多結晶シリコン展、２０，２４，５４，６
０．６３・・・・・拡散層。 ２６．６４・・・・・・金属配線材料１１ｔ１．２３．
６１・・・・・コンタクトホール。 ＃−１図 革２図
を説明するための各工程における断面図、第２図（Ｍｌ
〜（ｈｌは本発明の一実施例を説明するための各工程に
おけるＭＯＳＦＥＴの断面図である。 １１．５１・・・・・・半導体基板、１２，１４，１５
，１７゜１９，２１，２５．５２，５５，５６，５９．
６２・・・・・・絶縁膜。 １３．５３．５８・・・・・・酸化防止膜、１６．５７
・・・・・・多結晶シリコン展、２０，２４，５４，６
０．６３・・・・・拡散層。 ２６．６４・・・・・・金属配線材料１１ｔ１．２３．
６１・・・・・コンタクトホール。 ＃−１図 革２図
Claims (1)
- 半導体基板表面に絶縁膜を設け、その上に不挑物を含ま
ない多結晶シリコン層を形成する工程と、前記多結晶シ
リコン−〇上に選択的に配化防止膜を設け、該酸化防止
膜をマスクとして前記多結晶シリコン層ｔ−蝕刻してゲ
ート電極を形成する工程と、前記ゲート電極と前記酸化
防止膜をマクとして前記絶縁膜を選択除去し半尋体基板
表１を選択露出せしめる工程と、加熱酸化により前記ゲ
ート電極の側１面と前記無比している半導体基板表面に
酸化膜を形成する１松と、前記ゲート電極に整合するソ
ース及びドレイン領域を形成する工程と、前記酸化防止
膜を除去する工程と、前記鈑化１ｌｌｌを選択除去して
ソース及びドレイン領域にコンタクトホールを設ける工
程と、半導体基板と反対導電型の不純物を高濃度に含ん
だ絶縁膜で全表面を扱い、熱処理して前記絶縁膜中の不
純物を前記多結晶シリコンのゲート電極に拡散すると同
時に前記コンタクトホールを通って半導体基板に深いＰ
Ｎ接合の拡散Ｎｌｌ１を形成する工程とを含むことを特
徴とする電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4315282A JPS58159376A (ja) | 1982-03-18 | 1982-03-18 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4315282A JPS58159376A (ja) | 1982-03-18 | 1982-03-18 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58159376A true JPS58159376A (ja) | 1983-09-21 |
Family
ID=12655865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4315282A Pending JPS58159376A (ja) | 1982-03-18 | 1982-03-18 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007137304A (ja) * | 2005-11-21 | 2007-06-07 | Mazda Motor Corp | 車両の開閉体ストッパ構造およびその組み付け方法 |
-
1982
- 1982-03-18 JP JP4315282A patent/JPS58159376A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007137304A (ja) * | 2005-11-21 | 2007-06-07 | Mazda Motor Corp | 車両の開閉体ストッパ構造およびその組み付け方法 |
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