JPS58159372A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58159372A JPS58159372A JP57042081A JP4208182A JPS58159372A JP S58159372 A JPS58159372 A JP S58159372A JP 57042081 A JP57042081 A JP 57042081A JP 4208182 A JP4208182 A JP 4208182A JP S58159372 A JPS58159372 A JP S58159372A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0814—Diodes only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体装置Ｋｉｆｉ、４１１に１個のエサキ
（トンネル）ダイオードを直列に！続して構成された半
導体記憶装置（メ−１ｌ）Ｋ関する。
（トンネル）ダイオードを直列に！続して構成された半
導体記憶装置（メ−１ｌ）Ｋ関する。
ｌｔｇ１図は端子ｌと接地間に４Ｉ性のそろりた２個の
エサキダイオードＤ、、Ｄ、を直列に接続し、その接続
点・に電ＩｉＸを設け、端子１にＶ□の電圧を印加した
１ビツトのスタテイ、タメモリ素子を示すものである。
エサキダイオードＤ、、Ｄ、を直列に接続し、その接続
点・に電ＩｉＸを設け、端子１にＶ□の電圧を印加した
１ビツトのスタテイ、タメモリ素子を示すものである。
とのメ篭り素子において、端子ＩＫ印加すゐ電圧ｖ、Ｏ
値を、エサキダイオードＤ １ ｅ Ｄ 厘Ｏ谷電圧
近傍にすると、工賃キダイオードＤｉｅＤ口それぞれに
流れる電流Ｉと接続点・の電位ｖｃとの関係祉第２図に
示すようＫなる。この丸め、接続点・の電極２が外部回
路に接続されていない場合は、ム１ 、ム寓 、ム１の
安定点が存在する。
値を、エサキダイオードＤ １ ｅ Ｄ 厘Ｏ谷電圧
近傍にすると、工賃キダイオードＤｉｅＤ口それぞれに
流れる電流Ｉと接続点・の電位ｖｃとの関係祉第２図に
示すようＫなる。この丸め、接続点・の電極２が外部回
路に接続されていない場合は、ム１ 、ム寓 、ム１の
安定点が存在する。
従って、外部回路によ）接続点ｅ（電極１）の電位ｖｃ
を、安定点ム諷 、ム詭又はム畠のそれぞれの電位ｖＡ
ｌ ”Ａ！又はｖｈｓの近傍に固定した後、電極２を開
放すると、・メ毫り素子はム１゜ム１又はム１のいずれ
かの安定状態を保持し、書き込みが行われたことになる
。又、接続点・の電位ｖｃを外部回路によ〕検出すると
、読み出しが行われ゛る。特に、ム１ 、ム、の安定点
を用いることによ）、小電流の１ビ、トスタティ。
を、安定点ム諷 、ム詭又はム畠のそれぞれの電位ｖＡ
ｌ ”Ａ！又はｖｈｓの近傍に固定した後、電極２を開
放すると、・メ毫り素子はム１゜ム１又はム１のいずれ
かの安定状態を保持し、書き込みが行われたことになる
。又、接続点・の電位ｖｃを外部回路によ〕検出すると
、読み出しが行われ゛る。特に、ム１ 、ム、の安定点
を用いることによ）、小電流の１ビ、トスタティ。
クメ篭りが得られる。
上記技術が出願人によ珈考見られている。ところで、上
記メモリ素子は、単体のヱすキダイオ−Ｐ Ｄ ＊
ａ Ｄ 諺を２個接続することによ勤製造されてお）集
積回路として形成され九ことはに示すような構造が考え
られる。第３図のメ篭り素子は、−導電層例えばｐＨの
半導体（シリコン）基板１１上に絶縁層（フィールド酸
化膜５ｔｏ２）ｌｚｔ間Ｋして２個のエサキダイオード
Ｄ、、Ｄ、を形成しえものである。エサキダイオードＤ
１は、薄い島状の半導体層に高濃度のＰ型領域１１及び
高濃度のＮｌｌ領域１４を隣接して形成し丸ものであル
、同じくエサキダイオードＤ、も薄い島状半導体層に高
ＩＩ＆度のＰ型領域ＩＩ及びＮｆｉ領域１＃を隣接して
形成したものである。そして、エサキダイオ−ＰＤｓの
Ｎ型領域１４とエサキダイオーＦＤ、のＰ型領域１５と
は絶縁層１１上において導電層例えばｋｇ（アル（！−
ウム）配線層ＪＦＫよ）接続されている。
記メモリ素子は、単体のヱすキダイオ−Ｐ Ｄ ＊
ａ Ｄ 諺を２個接続することによ勤製造されてお）集
積回路として形成され九ことはに示すような構造が考え
られる。第３図のメ篭り素子は、−導電層例えばｐＨの
半導体（シリコン）基板１１上に絶縁層（フィールド酸
化膜５ｔｏ２）ｌｚｔ間Ｋして２個のエサキダイオード
Ｄ、、Ｄ、を形成しえものである。エサキダイオードＤ
１は、薄い島状の半導体層に高濃度のＰ型領域１１及び
高濃度のＮｌｌ領域１４を隣接して形成し丸ものであル
、同じくエサキダイオードＤ、も薄い島状半導体層に高
ＩＩ＆度のＰ型領域ＩＩ及びＮｆｉ領域１＃を隣接して
形成したものである。そして、エサキダイオ−ＰＤｓの
Ｎ型領域１４とエサキダイオーＦＤ、のＰ型領域１５と
は絶縁層１１上において導電層例えばｋｇ（アル（！−
ウム）配線層ＪＦＫよ）接続されている。
しかしながら、第３１ａのような構造のメモリ素子にお
いては、ｐＨ！の亭導体基１１ｘｘとエナ’ｔ ／ イ
＃ Ｐ Ｄ 暑ｅ Ｄ ｍ Ｏ）Ｊ！１領ｍ Ｊ ４
＃ １１とＯ間ＫＰＮ接合が形成されている。この丸
め、エサキダイオードＤ １ ＊ Ｄ 黛にはＰＮ接
合ダイオード（４Ｍ生ダイオード）ｓｓ、ｘｇが並列に
接続畜れ良状態とな）、その結果、第２図における谷点
電流が増加し、消費電力が増大する。
いては、ｐＨ！の亭導体基１１ｘｘとエナ’ｔ ／ イ
＃ Ｐ Ｄ 暑ｅ Ｄ ｍ Ｏ）Ｊ！１領ｍ Ｊ ４
＃ １１とＯ間ＫＰＮ接合が形成されている。この丸
め、エサキダイオードＤ １ ＊ Ｄ 黛にはＰＮ接
合ダイオード（４Ｍ生ダイオード）ｓｓ、ｘｇが並列に
接続畜れ良状態とな）、その結果、第２図における谷点
電流が増加し、消費電力が増大する。
又、上記ＰＮ接合ダイオ−）”Ｊ＃、Ｊ＃には、半導体
基板１１とＮ型領域１４．１６との間で形成される接合
容量Ｃが並列に接続された状態と表）、この接合容量Ｃ
と配線抵抗ＲとＫよ）決定される時定数丁−ＣＲの時間
だけメモリの動作速度が遅くなる。
基板１１とＮ型領域１４．１６との間で形成される接合
容量Ｃが並列に接続された状態と表）、この接合容量Ｃ
と配線抵抗ＲとＫよ）決定される時定数丁−ＣＲの時間
だけメモリの動作速度が遅くなる。
この発明は上記実情に鎌みてなされた４ので、その目的
は、寄生ダイオード及び接合容量の発生を防止すること
によシ、低消費電力で動作速度の高速化を図り得る集積
化された半導体装置を提供することくある。
は、寄生ダイオード及び接合容量の発生を防止すること
によシ、低消費電力で動作速度の高速化を図り得る集積
化された半導体装置を提供することくある。
この発明は、同方向に直列接続された２個のエサキダイ
オードを絶縁基板上に形成するものである。。
オードを絶縁基板上に形成するものである。。
以下、図面を参照してこの発＠０＠−の実施例を説明す
る。第４図において、１１は絶縁基板例えばナファイア
基板であ）、ｊＯナファイア基板２１上には開口部ｘｊ
ａ ｚｘを有する厚いフィールド酸化膜（ＩｉＯ，＞１
４が形成されている。上記開口部ｘｘ、ｘｚ内にはそれ
ヤれ島状の薄い半導体層例えばシリコン層Ｉｇ、１ｇが
形成されている。このシリコン層１１には高濃度例えば
不純濃度がＩ Ｘ １０”Ａ−以上のＰ型領域２１及び
高濃度例えば不純物議ＩＩ！が１×１．０１リ−５ＯＮ
ｌｌ領域１１が隣接して形成され、同じくシリコン層Ｉ
ＩＫは高濃度ＯＰｌ［領域２＃及び高濃度のＮｌｌ領域
１ｏが隣接して形成されている。そして、一方のシリコ
ン層ｊＪＣ）Ｎｉｌ領域２８と他方０シリプｙ層ｘｉｏ
ｐｔｍ領域１＃との間は、シリコン層ｚｓ、ｘｇ間のフ
ィールド酸化膜２４上に設けられえ導電層例えばムノ配
線層１１１／Ｃよ〕電気的に接続されている。１に訃、
上記ＰＮ接合の形成され九シリコン層２ｊは、第１図の
エサキダイオードＤ１Ｋｌｌ当し、ｐＨ領域２ｒがＶ□
電源に接続され、同じくシリコン層１−は其賃キダイオ
ードＤ、に和尚し、Ｎ型領域１＃が接地されている。
る。第４図において、１１は絶縁基板例えばナファイア
基板であ）、ｊＯナファイア基板２１上には開口部ｘｊ
ａ ｚｘを有する厚いフィールド酸化膜（ＩｉＯ，＞１
４が形成されている。上記開口部ｘｘ、ｘｚ内にはそれ
ヤれ島状の薄い半導体層例えばシリコン層Ｉｇ、１ｇが
形成されている。このシリコン層１１には高濃度例えば
不純濃度がＩ Ｘ １０”Ａ−以上のＰ型領域２１及び
高濃度例えば不純物議ＩＩ！が１×１．０１リ−５ＯＮ
ｌｌ領域１１が隣接して形成され、同じくシリコン層Ｉ
ＩＫは高濃度ＯＰｌ［領域２＃及び高濃度のＮｌｌ領域
１ｏが隣接して形成されている。そして、一方のシリコ
ン層ｊＪＣ）Ｎｉｌ領域２８と他方０シリプｙ層ｘｉｏ
ｐｔｍ領域１＃との間は、シリコン層ｚｓ、ｘｇ間のフ
ィールド酸化膜２４上に設けられえ導電層例えばムノ配
線層１１１／Ｃよ〕電気的に接続されている。１に訃、
上記ＰＮ接合の形成され九シリコン層２ｊは、第１図の
エサキダイオードＤ１Ｋｌｌ当し、ｐＨ領域２ｒがＶ□
電源に接続され、同じくシリコン層１−は其賃キダイオ
ードＤ、に和尚し、Ｎ型領域１＃が接地されている。
ヒのような構造のメ篭り素子にあっては、２個のエナキ
ダイオードＤ１ｙＤ＊がそれぞれ絶縁性のすファイア基
板２１上に形成されているため、第３図に示しえような
不要な寄生ダイオード及びこれに並列接続される接合容
量も発生するヒとがない。従って第３図の構造に比ベニ
貨キダイオードの谷点電流が少なく、消費電力が低減さ
れると共に動作速度も速くなる。
ダイオードＤ１ｙＤ＊がそれぞれ絶縁性のすファイア基
板２１上に形成されているため、第３図に示しえような
不要な寄生ダイオード及びこれに並列接続される接合容
量も発生するヒとがない。従って第３図の構造に比ベニ
貨キダイオードの谷点電流が少なく、消費電力が低減さ
れると共に動作速度も速くなる。
次に、上記メ４９素子の製造方法の一例について説明す
る。先ず、ナファイア基板２１上Ｋ例えばＣｖＤ（Ｃｋ
＠ｍ１ｓａｌ ３：ａｐｏｗｒ Ｄｅｐｏｓｉｔｉｏｎ
）法によ〉薄いシリコン層を形成し、さらにこのシリ
コン層上Ｋ ＣＶＤ法によ〉窒化膜（ｉｌｉ、Ｎ４膜）
を形成す４ｈ。そして、この窒化膜の工賃キダイオ−Ｐ
Ｄ＊ｓＤｓの形成予定領域以外の部分をエツチング除去
し、残存し表窒化膜をｉスフにして熱酸化を行うと、厚
いフィー・ルド酸化１１１２４と共に薄い島状のシリコ
ン層ｘｉ 、ｘｉが形成される。次に、窒化膜を除去し
た後、シリコン層Ｉｓ、１ｇのそれぞれの一部領域ＫＰ
型不純物例えば−口ンをドープし高淡度のｐＨ領域Ｕ。
る。先ず、ナファイア基板２１上Ｋ例えばＣｖＤ（Ｃｋ
＠ｍ１ｓａｌ ３：ａｐｏｗｒ Ｄｅｐｏｓｉｔｉｏｎ
）法によ〉薄いシリコン層を形成し、さらにこのシリ
コン層上Ｋ ＣＶＤ法によ〉窒化膜（ｉｌｉ、Ｎ４膜）
を形成す４ｈ。そして、この窒化膜の工賃キダイオ−Ｐ
Ｄ＊ｓＤｓの形成予定領域以外の部分をエツチング除去
し、残存し表窒化膜をｉスフにして熱酸化を行うと、厚
いフィー・ルド酸化１１１２４と共に薄い島状のシリコ
ン層ｘｉ 、ｘｉが形成される。次に、窒化膜を除去し
た後、シリコン層Ｉｓ、１ｇのそれぞれの一部領域ＫＰ
型不純物例えば−口ンをドープし高淡度のｐＨ領域Ｕ。
２９を形成し、さらにこれらｐＨ領域ｘ ｒ、ｘ ＃に
隣接する領域にそれぞれＮｌｌ不純物例えばリンをドー
プしＮｌ！領域ＩＭ、１０を形成する。
隣接する領域にそれぞれＮｌｌ不純物例えばリンをドー
プしＮｌ！領域ＩＭ、１０を形成する。
最後に、シリコン層１１（ＤＨ型領領域２ａシリコン層
２−のＰ１１領域２＃との間のフィールド酸化膜２４上
にム４配線層１１を蒸着形成し、両者を接続する。
２−のＰ１１領域２＃との間のフィールド酸化膜２４上
にム４配線層１１を蒸着形成し、両者を接続する。
第５図は第二〇実施例を示すものである。第一〇実施例
においては、３個のシリコン層１１ａ２６を絶縁層を介
して設け、絶縁層上の１１１１層Ｊ１１１ｆＣより両者
を接続させるようにし九が、第２の実施例においては両
者を隣接して設け、シリコン層２５ＯＮ１１領域２１と
シリコン層２＃ＯＰ型領域１＃とを直接接続させ為−の
である。
においては、３個のシリコン層１１ａ２６を絶縁層を介
して設け、絶縁層上の１１１１層Ｊ１１１ｆＣより両者
を接続させるようにし九が、第２の実施例においては両
者を隣接して設け、シリコン層２５ＯＮ１１領域２１と
シリコン層２＃ＯＰ型領域１＃とを直接接続させ為−の
である。
このような構造にすると、動作は第一の実施例と同様で
あるが、第一の実施例よりも集積度が向上し丸ものとな
る。
あるが、第一の実施例よりも集積度が向上し丸ものとな
る。
表お、第−及び第二の実施例においては絶縁基板として
サファイアを用いて説明したが、これに＠定する４ので
はなく、そＯ他酸化珪素（ＳｔＯ，）等の絶縁物を用い
てもよい。又、絶縁基板上の薄い半導体層としては、シ
リコ／以外にｒルマ二つムＧ・、ガリウムヒ素（ｂＡｉ
、ガリウム燐Ｇ畠Ｐ１ガリウムヒ素燐ＧａＡｓＰ 、
ガリウムアルミニウムヒ素ＧａＡｊＡａ等を用いてもよ
い。特に、ｆリウム化合物を用いると、工ｖｄＰダイオ
ードの谷点電位を１Ｖ近辺（シリコンでは０．４Ｖ）に
することができ、雑音により強いメ篭す素子を作ること
ができる。
サファイアを用いて説明したが、これに＠定する４ので
はなく、そＯ他酸化珪素（ＳｔＯ，）等の絶縁物を用い
てもよい。又、絶縁基板上の薄い半導体層としては、シ
リコ／以外にｒルマ二つムＧ・、ガリウムヒ素（ｂＡｉ
、ガリウム燐Ｇ畠Ｐ１ガリウムヒ素燐ＧａＡｓＰ 、
ガリウムアルミニウムヒ素ＧａＡｊＡａ等を用いてもよ
い。特に、ｆリウム化合物を用いると、工ｖｄＰダイオ
ードの谷点電位を１Ｖ近辺（シリコンでは０．４Ｖ）に
することができ、雑音により強いメ篭す素子を作ること
ができる。
以上のようにこの発明によれば、不要な寄生ダイオード
及び接合容量の発生を防止することができるので、エナ
キダイオードの谷点電流が少なく消費電力の低減化を図
ることができると共に動作速度が向上し、集積化に好適
な半導体装置を提供できる。
及び接合容量の発生を防止することができるので、エナ
キダイオードの谷点電流が少なく消費電力の低減化を図
ることができると共に動作速度が向上し、集積化に好適
な半導体装置を提供できる。
第１図は工ｔキダイオードを用い九１ピ、トメモリ素子
の回路構成図、第２図は第１図の回路の動作を説明する
丸めの特性図、第３図は第１図の回路における従来の構
造を示す断面斜視図、第４図はこの発明の一実施例に係
るメモリ素子の構造を示す断面斜視図、第５図社この発
明の他の実施例に係る断面斜視図である。 ２ノ・・・サファイア基板、１４−・フィールド酸化膜
、ｘｉ、２ｇ−シリコン層、１Ｆ、１９・・・Ｐ型領域
、ｚａ、ｘａ・・・Ｎｌ領域、ｘｉ−・アルミニつ＾配
線層。 出願人代理人 弁理士 鈴 江 武 彦第 １１ｉ１ ｊ１２１１１ １４図
の回路構成図、第２図は第１図の回路の動作を説明する
丸めの特性図、第３図は第１図の回路における従来の構
造を示す断面斜視図、第４図はこの発明の一実施例に係
るメモリ素子の構造を示す断面斜視図、第５図社この発
明の他の実施例に係る断面斜視図である。 ２ノ・・・サファイア基板、１４−・フィールド酸化膜
、ｘｉ、２ｇ−シリコン層、１Ｆ、１９・・・Ｐ型領域
、ｚａ、ｘａ・・・Ｎｌ領域、ｘｉ−・アルミニつ＾配
線層。 出願人代理人 弁理士 鈴 江 武 彦第 １１ｉ１ ｊ１２１１１ １４図
Claims (5)
- （１） 絶縁基板と、それぞれ互いに隣接する高機度
ｔ）Ｐｆｌｉ＠械及び高貴度のＮ型領域を有し、前記絶
縁基板上に形成されえ２個の島状半導体層とを具備し、
前記島状半導体層のうち一方の島状半導体層のＩＪＩＩ
領域と他方の島状半導体層のＮｌｌ領域とを電気的に接
続させたことを特徴とする半導体装置。 - （２）前記一方の島状半導体層のＰ層領域と他方の島状
半導体層のＮｌｌ領域とが隣接して形成され九特許請求
の範Ｓａｔ項記載の半導体装置。 - （３） 前記一方の島状半導体層のＰ層領域と他方の
島状半導体層のＮｌ［領域とが絶縁層を介して形成され
、この絶縁層上に設けられ良導電層によ）両者が接続さ
れた特許請求の範１８１１１項記載の半導体ｉｊ１４Ｍ
。 - （４）前記絶縁基板はナファイアである特許請求の範囲
第１項乃至第３項いずれか記載の半導体装置。 - （５） 前記島状半導体層は、シリ；ン、ｆｋｗニウ
ム、ｔリウムヒ素、ガリウム燐、ガリクムヒ素燐０．ｆ
リクムアル書ニウムヒ嵩の少なくとも一種類を用いて形
成された特許請求の範囲第１項乃至嬉４項いずれか記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042081A JPS58159372A (ja) | 1982-03-17 | 1982-03-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042081A JPS58159372A (ja) | 1982-03-17 | 1982-03-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159372A true JPS58159372A (ja) | 1983-09-21 |
| JPS6141142B2 JPS6141142B2 (ja) | 1986-09-12 |
Family
ID=12626094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042081A Granted JPS58159372A (ja) | 1982-03-17 | 1982-03-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159372A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4943587B2 (ja) * | 1999-04-27 | 2012-05-30 | ハバ アクチェンゲゼルシャフト | 懸架装置 |
| US11725441B2 (en) | 2018-11-13 | 2023-08-15 | Julius Blum Gmbh | Guide carriage for movably mounting a furniture part |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0616345U (ja) * | 1992-07-28 | 1994-03-01 | 桂川電機株式会社 | 画像形成装置 |
-
1982
- 1982-03-17 JP JP57042081A patent/JPS58159372A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4943587B2 (ja) * | 1999-04-27 | 2012-05-30 | ハバ アクチェンゲゼルシャフト | 懸架装置 |
| US11725441B2 (en) | 2018-11-13 | 2023-08-15 | Julius Blum Gmbh | Guide carriage for movably mounting a furniture part |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6141142B2 (ja) | 1986-09-12 |
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