JPS5815242A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発り］は、裏面電４ｉ１ｔに半田層を形威した半導
体装置の製造方法に関するものである。
体装置の製造方法に関するものである。
裏面電極に半田層を形成したタイプの半導体装置を得よ
うとする場合、予め半導体ウェー・・（以下単にウェー
ハと称する）の長面゛−極全全面半田層を形成して？く
と、これを多数の個々の素子に分離するのは容易でない
。
うとする場合、予め半導体ウェー・・（以下単にウェー
ハと称する）の長面゛−極全全面半田層を形成して？く
と、これを多数の個々の素子に分離するのは容易でない
。
何処なら、これ等の素子をウェーハより分離する九め、
薄い砥石等を用いて、ウェーハの裏面側に各素子を区割
する格子状の溝を形成するが、このとき予め、ウェーハ
つ裏面電極上に半田層を形成しておくと、半ＩＢ層は軟
らか（粘いのと、裏面電極に比べ相当に厚いため、砥石
等が目詰りし、半田層側よ抄格子状の溝を形成するのは
容易でない・ 従って、この種の半導体装置を製造する場合、個々の素
子に分離してから、半田層を形威せねばならず、非常に
工数がかかり製造コストが高（つく。
薄い砥石等を用いて、ウェーハの裏面側に各素子を区割
する格子状の溝を形成するが、このとき予め、ウェーハ
つ裏面電極上に半田層を形成しておくと、半ＩＢ層は軟
らか（粘いのと、裏面電極に比べ相当に厚いため、砥石
等が目詰りし、半田層側よ抄格子状の溝を形成するのは
容易でない・ 従って、この種の半導体装置を製造する場合、個々の素
子に分離してから、半田層を形威せねばならず、非常に
工数がかかり製造コストが高（つく。
この発明は、裏面電極に半田層を形成した半導体を製造
する。４程において生じる上述し次問題点を解決する九
め、ウェーハの裏面電極側１こ索子を区割する格子状の
フォトレジストｍを形成し、ウェーハを加熱して森面全
ｉｉｉに半田層を形成すると共に、フォトレジスト層と
裏面電極との密着性を劣化させ、半田層金山に貼着した
粘着テープを剥離することによって７オトレジス）Ｍと
接する部分の肉厚の薄い半田層を引きちぎってウェーハ
の裏ＩＩ［Ｉ−極側にフォトレジスト膜によって区割さ
れた半田層を形成するようになした半導体装置の製造方
法で以下この発９ｊの＃ｌ成を図に示す実施例に従って
説明すると次の通りである。
する。４程において生じる上述し次問題点を解決する九
め、ウェーハの裏面電極側１こ索子を区割する格子状の
フォトレジストｍを形成し、ウェーハを加熱して森面全
ｉｉｉに半田層を形成すると共に、フォトレジスト層と
裏面電極との密着性を劣化させ、半田層金山に貼着した
粘着テープを剥離することによって７オトレジス）Ｍと
接する部分の肉厚の薄い半田層を引きちぎってウェーハ
の裏ＩＩ［Ｉ−極側にフォトレジスト膜によって区割さ
れた半田層を形成するようになした半導体装置の製造方
法で以下この発９ｊの＃ｌ成を図に示す実施例に従って
説明すると次の通りである。
＠／図はシリコｙで形成したウェーハ［１１の断面を示
し、図中（２）はウェーハｉｌｌの表ＷＪ側に所定の１
判パターンに従って多数形成した凧子で、不純物を拡ｉ
ｋｋさせた領域からなっている。（３）はウェーハ（１
）のＩ＆閣の全域に形成した表着電極で、以上までの成
形−ｎｔ−従米通りに行なう・そしてこの発明は、裏面
電極に、＃Ｐ田層を形成した素子を安価に得るために、
以降の成形過程を次の通）に構成する。
し、図中（２）はウェーハｉｌｌの表ＷＪ側に所定の１
判パターンに従って多数形成した凧子で、不純物を拡ｉ
ｋｋさせた領域からなっている。（３）はウェーハ（１
）のＩ＆閣の全域に形成した表着電極で、以上までの成
形−ｎｔ−従米通りに行なう・そしてこの発明は、裏面
電極に、＃Ｐ田層を形成した素子を安価に得るために、
以降の成形過程を次の通）に構成する。
即ち、ウェーハ［１１の裏面電極（３）に半１１］層を
形成する前に、各素子（りを区割する格子状のフォトレ
ジスト膜（４）を裏面電極（８１上に形成する。このフ
オトレジス）Ｍ（４）は各素子（りを区割するため、轟
Ｉｆｉ電極（３）上の位置に正確に形反せねばならず、
このため例えば予め、ウェーハ（１）の複数個所に表面
側からレザーマキノダによってｌｅｔ九貫通貫通孔）を
利用し、表面側の表子（２１の整列パターンと対応させ
ておく・また両面の位１ｄｌ係を対称させて光学的に目
合せ露光が出来るいわゆる両面目金せ慣を使用しても可
能である。
形成する前に、各素子（りを区割する格子状のフォトレ
ジスト膜（４）を裏面電極（８１上に形成する。このフ
オトレジス）Ｍ（４）は各素子（りを区割するため、轟
Ｉｆｉ電極（３）上の位置に正確に形反せねばならず、
このため例えば予め、ウェーハ（１）の複数個所に表面
側からレザーマキノダによってｌｅｔ九貫通貫通孔）を
利用し、表面側の表子（２１の整列パターンと対応させ
ておく・また両面の位１ｄｌ係を対称させて光学的に目
合せ露光が出来るいわゆる両面目金せ慣を使用しても可
能である。
＠コ図は次の成し４程を示し、（６１は上記ウェーハ（
１）の裏面の全域に、且つフォトレジスト膜（伯より若
干厚く醜布した半田ペースト層であって、粉末状の半田
と溶剤を混だ合せたものからなり、ペースト状を呈し、
シルクスクリーン法等によって均一の厚さに塗布さｔＬ
る。そしてこのウェーハｉｌ＋を所定の温度に加熱する
。すると半田ペースト層＋６１は溶融し、全面に半田層
（７）を形成するが、−面電極（３）と接する部分の肉
厚の厚い半田Ｊ−ｉ１ｉ１は−Ａ性が良く、境界層に合
金層を形成してに面−極（３）に強固に密着する。
１）の裏面の全域に、且つフォトレジスト膜（伯より若
干厚く醜布した半田ペースト層であって、粉末状の半田
と溶剤を混だ合せたものからなり、ペースト状を呈し、
シルクスクリーン法等によって均一の厚さに塗布さｔＬ
る。そしてこのウェーハｉｌ＋を所定の温度に加熱する
。すると半田ペースト層＋６１は溶融し、全面に半田層
（７）を形成するが、−面電極（３）と接する部分の肉
厚の厚い半田Ｊ−ｉ１ｉ１は−Ａ性が良く、境界層に合
金層を形成してに面−極（３）に強固に密着する。
一方、フォトレジストＭ １４＋ ＃ｉ半田よりｊ１張
係数が遥かに大きいのと、半田に固溶してしまうことが
ないので、第３図に示すように周囲の半田を排除しなが
ら肥大化すると共に、高温度のため弱化し、裏面電極（
３）との留看性を劣化させる・七して、７オトレジス）
［ｆ４）の肥大化によってフォトレジスト膜（４）と接
する部分ノ肉厚ノ薄い半田層（９）は、更にその肉厚が
薄くなり、ま九フオトレジス）ＩＪ（４）の内部で気泡
が生じ友場合には、その抜は人頭のため不連続が生じる
。
係数が遥かに大きいのと、半田に固溶してしまうことが
ないので、第３図に示すように周囲の半田を排除しなが
ら肥大化すると共に、高温度のため弱化し、裏面電極（
３）との留看性を劣化させる・七して、７オトレジス）
［ｆ４）の肥大化によってフォトレジスト膜（４）と接
する部分ノ肉厚ノ薄い半田層（９）は、更にその肉厚が
薄くなり、ま九フオトレジス）ＩＪ（４）の内部で気泡
が生じ友場合には、その抜は人頭のため不連続が生じる
。
この後、ウェーハ（１）を室温まで冷却し、必要に応じ
て有機洗浄液にて溶剤等を洗い落す・次Ｉｃ第Ｖ図に示
すように粘−一性を帯びたテープ（１１１を半田１−＋
７１全面に貼着し、このテープ１１１）を剥離する。そ
してこのテープ（１１１の＞ｉ：Ｉｊ１ｍ時、テープ１
凰１）の粘着力によって上記内厚の薄い半田層（９１を
内厚の厚い半田層（８）より引きち電ると共に、フォト
レジスト膜（４）を裏面電極（３）より剥−する、こｎ
によってウェーハ（１）の裏面電極（３）上にはフォト
レジスト層（４）の＊＊ｔｌｆした跡によって区割され
た肉厚の厚い半田層（３）が基盤の目状に残る。
て有機洗浄液にて溶剤等を洗い落す・次Ｉｃ第Ｖ図に示
すように粘−一性を帯びたテープ（１１１を半田１−＋
７１全面に貼着し、このテープ１１１）を剥離する。そ
してこのテープ（１１１の＞ｉ：Ｉｊ１ｍ時、テープ１
凰１）の粘着力によって上記内厚の薄い半田層（９１を
内厚の厚い半田層（８）より引きち電ると共に、フォト
レジスト膜（４）を裏面電極（３）より剥−する、こｎ
によってウェーハ（１）の裏面電極（３）上にはフォト
レジスト層（４）の＊＊ｔｌｆした跡によって区割され
た肉厚の厚い半田層（３）が基盤の目状に残る。
後は、上記貫通孔＋１１を再び利用し、フォトレジスト
層（４）の跡ＫＯって薄％Ａ砥石、或い社岑＾蝕刻法等
によってウェーハロ）の裏面側に格子状の溝を形成し、
’１ｇｊ図に示す単体の素子・！ｌＫ分離する。
層（４）の跡ＫＯって薄％Ａ砥石、或い社岑＾蝕刻法等
によってウェーハロ）の裏面側に格子状の溝を形成し、
’１ｇｊ図に示す単体の素子・！ｌＫ分離する。
以上説明した様にこの発明は、ウェーハの裏圓電極側に
素子を区割すゐ格子状のフォトレジストＭを形成し、ウ
ェーハを加熱して裏面金山に半田層を形成すると共に、
仁の半田層の全面に貼着した粘着テープの粘着力によっ
てフォトレジスト膜と接する肉厚の薄い半田層を１傘ち
キリ、ウェーハの展面電極側にフォトレジスト層によっ
て区割さｎ九各半田層を形成するようになしたから、半
田層を各素子に対応して区割する工程と、フォトレジス
ト膜を剥離する工程を同一に行なえ、この結果、裏面電
極に半田層を形成した半導体装置を容墨かつ安価に提供
することが可能になる。
素子を区割すゐ格子状のフォトレジストＭを形成し、ウ
ェーハを加熱して裏面金山に半田層を形成すると共に、
仁の半田層の全面に貼着した粘着テープの粘着力によっ
てフォトレジスト膜と接する肉厚の薄い半田層を１傘ち
キリ、ウェーハの展面電極側にフォトレジスト層によっ
て区割さｎ九各半田層を形成するようになしたから、半
田層を各素子に対応して区割する工程と、フォトレジス
ト膜を剥離する工程を同一に行なえ、この結果、裏面電
極に半田層を形成した半導体装置を容墨かつ安価に提供
することが可能になる。
＠７図乃至＠ダ図社このＲ明に係る半導体装置の製造方
法を説明するための図を示し、第５図はこの製造方法に
よって分離された素子を示す０ （１）・・半導体ウェーハ、（り・・素子、（３）＠・
鏝面電極、（４）・・フオトレジスＢｌ、（６）・・早
出ペースト層、（７）・・半田層、（ａ）・・内厚の厚
い半田層、（９）・・肉厚の薄い半田層。 特許出願人 新日末電気株式会社 代 理 人 江 原 省 音圧
原 秀 １１！１５１に
法を説明するための図を示し、第５図はこの製造方法に
よって分離された素子を示す０ （１）・・半導体ウェーハ、（り・・素子、（３）＠・
鏝面電極、（４）・・フオトレジスＢｌ、（６）・・早
出ペースト層、（７）・・半田層、（ａ）・・内厚の厚
い半田層、（９）・・肉厚の薄い半田層。 特許出願人 新日末電気株式会社 代 理 人 江 原 省 音圧
原 秀 １１！１５１に
Claims (1)
- （１）多数の素子を形成した半導体ウェーハの裏面電極
側に上記谷素子を区割する格子状のフォトレジスト膜を
形成し、王妃裏面電極側全面に半田ペースト層を形成し
、上記半田ペースト層を全面に形成し九半導体ウェーハ
を加熱して半田ペースト層ｆ：５１ｉＩ！＆シて半田層
を形成し、裏面電極と接する部分の半田層を裏面電極に
密着さ（ると共に、フォトレジスト膜とｌｌｌ！面’ａ
４ｉｉとの密着性を劣化させ１次いで半田層全面に粘着
テープを貼看し、当該テープを＠艙することによりフォ
トレジスト膜と接する部分の肉厚の薄い半田層を、裏面
電極と接する部分の肉厚の厚い半田層より引きちぎって
半導体ウェーハの裏面電極側に谷半導体素子に対応して
区割され良否半田層を形成するようになしたことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11491481A JPS5815242A (ja) | 1981-07-21 | 1981-07-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11491481A JPS5815242A (ja) | 1981-07-21 | 1981-07-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5815242A true JPS5815242A (ja) | 1983-01-28 |
Family
ID=14649783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11491481A Pending JPS5815242A (ja) | 1981-07-21 | 1981-07-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5815242A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121112A (ja) * | 1987-10-30 | 1989-05-12 | Mazda Motor Corp | 複数部位加工装置 |
| JPH03270836A (ja) * | 1990-03-16 | 1991-12-03 | Yasunaga:Kk | 多軸加工装置 |
| JP2006049847A (ja) * | 2004-06-28 | 2006-02-16 | Semiconductor Energy Lab Co Ltd | 配線基板、薄膜トランジスタ、表示装置及びテレビジョン装置の作製方法 |
| US9411421B2 (en) | 2009-01-28 | 2016-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5118871A (en) * | 1974-08-07 | 1976-02-14 | Furukawa Electric Co Ltd | Tabungidensenno seizoho |
| JPS5193867A (en) * | 1975-02-17 | 1976-08-17 | Handotaisochino seiho |
-
1981
- 1981-07-21 JP JP11491481A patent/JPS5815242A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5118871A (en) * | 1974-08-07 | 1976-02-14 | Furukawa Electric Co Ltd | Tabungidensenno seizoho |
| JPS5193867A (en) * | 1975-02-17 | 1976-08-17 | Handotaisochino seiho |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121112A (ja) * | 1987-10-30 | 1989-05-12 | Mazda Motor Corp | 複数部位加工装置 |
| JPH03270836A (ja) * | 1990-03-16 | 1991-12-03 | Yasunaga:Kk | 多軸加工装置 |
| JP2006049847A (ja) * | 2004-06-28 | 2006-02-16 | Semiconductor Energy Lab Co Ltd | 配線基板、薄膜トランジスタ、表示装置及びテレビジョン装置の作製方法 |
| US9411421B2 (en) | 2009-01-28 | 2016-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US10466521B2 (en) | 2009-01-28 | 2019-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
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