JPS58141531A - 半導体素子用金属薄膜エツチング装置 - Google Patents

半導体素子用金属薄膜エツチング装置

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JPS58141531A
JPS58141531A JP57025012A JP2501282A JPS58141531A JP S58141531 A JPS58141531 A JP S58141531A JP 57025012 A JP57025012 A JP 57025012A JP 2501282 A JP2501282 A JP 2501282A JP S58141531 A JPS58141531 A JP S58141531A
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metal thin
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electrode
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正泰 安部
Masaharu Aoyama
青山　正治
Toshio Yonezawa
敏夫 米沢
Takashi Yasujima
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Toshiba Corp
Tokyo Shibaura Electric Co Ltd
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    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23F—NON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00—Etching metallic material by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、半導体装置の製造工程において、素子上に
形成した金属薄膜をエツチングするだめの半導体素子用
金属薄膜エツチング装置に関する。
〔発明の技術的背景〕
一般に、半導体装置の製造工程Ｖ（お・いて、素子から
の電極の取り出しあるいは配線とし、て’ｍｉ。
気抵抗が低いアルミニウム、アルミニウム糸５金、モリ
ブデン、タングステン尋の高融点金槙、あるいは白金、
金等の責金桐が使われている。
これらの金桶配線および電極の形成方法を説明すると、
第１ぶ１（ａ）に示すように、半導体ウェハ１ノ上に酸
化ケイ素膜１２を形成し、不純物の拡散を行々りだ後、
電子ビーム法、ス・卆ツタ法等により金属を蒸着して薄
膜１３を形成する。
そして、金網薄膜１３上にフォトレジスト１４を塗布し
、このフォトレジストを２９ターン形成した後、エツチ
ング液に浸漬して形成する。金拠配線および電極が形成
された状態を第１図（ｂ）に示す。
〔背景技術の問題点〕
ところで、上記配線訃よび電極の形成時におけるエツチ
ング終了時点の判定は、目視によって行々うか、あるい
はテストピースを使って予め先行試験を行ない、この試
験で求めたエツチング時間によシ自動エツチングを行な
っている。
このため、自動エツチング装置ではエツチング液の温度
をきわめて正確に制御する必要があり（±０．５Ｃ前後
）、また、このようなエツチング装置ではエツチング液
の劣化、アルミニウム膜厚の変化等に対応できない欠点
がある。
〔発明の目的−１ この発明は上記のような事情に鑑みてなされたもので、
・その目的とするところは、エツチング工程の自動化が
容易で、且つ安定なエツチングが行なえる半導体素子用
金属薄膜エツチング装置を提供することである。
〔発明の概要〕
すなわち、この発明に’ｉ”’Ｌ−ｒは、半導体素子上
に形成した金属薄膜のエツチング時に、白金等の金網を
エツチング液に浸漬して電極とし、上記電極と金属薄膜
との間に電位差を発生さ、ぜ、この電位層をエツチング
工程中に監視することによりエツチング終了時点の検出
を行なう」、うに構成したものである。
〔発明の実施例〕
以下、この発明の一実施例について同曲を６照して説明
する。第２図はこの発明の基本原理を説明するだめの図
で、図において、１５は白金片、１６はアルミニウム片
、１７はアルミニウムエツチング液、１８は容器、１９
は宵、圧計である。図示するように、金属を酸あるいは
アルカリ溶液中に浸漬すると、金属の種類、溶液の種類
あるいは濃度等により所定の電圧を示す。
例えばアルミニウムエツチング液（燐酸：硝酸：酢酸：
水＝１．６：１：１：２）中に、浸漬すると両金属間に
約１．４ｖの電位差を生ずる。
ところで、上記第２図のアルミニウム片に換・σ、−：
・ えて、アルミ薄膜上にフォトレジストで・ぐターンを形
成した試験片を設置してエツチングを行なうと、その電
極電位は第３図に示すように変化する。図において、時
間Ａの領域はアルミニウム表面のアルミナＩＮ　（Ａｔ
２０３）が除去される時の電極電位に対応１−ており、
時間Ｂの領域はアルミニウムがエツチングされる時の電
極電位で、アルミニウム表面から発生する水素により電
位が約−０，９Ｖから−１，４ｖの間で変動する。時間
Ｃの領域では水素の発生がなくなり、電極電位は１．４
ｖで定常状態となる。この変化点りがエツチング終了点
である。この時の電極電位（１，４Ｖ）は、第１図伽）
にしいてアルミニウム膜１３の露出部１３１　　ｅ　’
３＊　＊　１３ａ　ｒ　ＪＪ４とエツチング液が接触す
るために発生ずるものである。
この発明は、上述し７たエツチング時の電極電位の変動
を検出してエツチングの終了を決定するものである。
第３図は、この発明による半導体素子用金属薄、膜エツ
チング装置の構成を示すブロック図である。すなわち、
エツチング装置２０でエツチング中の金属薄膜と白金電
極との間に発生する電位差を電圧検出手段２１（例えば
電圧制）で＝５−− 検出し、この電圧Ｖ、を電圧比較手段となるコンパレー
タ２２の一方の入力端に供給する。このコンパレータ２
２の他方の入力端には、基準電源２３から基準電圧Ｖ。
を供給する。そして、上記コンパレータ２２の比較出力
ＶＢを１゛時手段として働くタイマ回路２４に供給する
。このタイマ回路２４は時間設定信号ＴＡによってその
動作時間が設定されてかり、コンパレータ２２の比較出
力Ｖ。が、信号ＴＡで予め設定した時間以上出力された
時、エツチング装置２０にエツチング終了信号ＳＴを供
給してエツチングを中止する。
上記のような構成において動作を説明する。
電圧検出手段２１によって検出したエツチング中の金属
薄膜の電極電位Ｖ□と基準電圧■、１（−１，３５Ｖ）
　ヲコンパレータ２２によって比較し、電極電位が−１
，３５Ｖより高くなった時、始動信号Ｖ＊ｍ（比較出力
）が出されタイマ回路２４が動作を始める。第３図に示
すように電極電位■２１が変動するため、エツチングの
終了点各確６− 昭するためには、一定の時間−１，４ｖの電極電位が保
持されたことを検出する必袈があり、これをタイマ回路
２４によって行なう。例えばタイマ回路２４の時間設定
を３秒とした場合、３秒間−１，３５Ｖ以上の電極電位
が保持されるとエツチング終了信号８ＴがＢツされる。
しかし、エツチングが第３図のＢの時間領域にある場合
には、電位変動によって一時的に−１，３５Ｖに達した
としてもタイマ回路が設定時間に達する前に再び電極電
位が下がり、コン・！レータ２２の出力が反転しタイマ
が復帰され、再び電極電位が−１，３５Ｖを超えた時タ
イマ回路２４は最初から始動するためエツチング終了信
号ＳＴは出力されない。
第４図は、上述した工程をフローチャートで表わしたも
ので、ステンｆノでエツチング液ヘウエハを浸漬し、エ
ツチングを開始する。ステ：１ ッ７″２ではエツチングを行ないながらエツチング状態
を監視してエツチングの終了時の判定を行なう。エツチ
ングが終了していなければエツチングを続行し、電極筒
１位が所定の１１１１になって終了が判定さＪするとウ
ェハを引き、１−ける（スナップ３）。その後、手記ウ
エノ・を水洗（スナップ４）し、乾燥（ステンｆ５）さ
げで゛「程を完了する。
〔発明の効果〕
以上、この発明によれば、以下に記“すよすな効果が得
られる。捷ず第１に、エツチング沿の温度が多少変化し
てもこれに対応できるので、エツチング液の温度をさｔ
ｌと厳密に制御する必要がない。第２に、エツチング液
の劣化！アルミニウム膜厚の変化にも２」応できる。第
３に、エツチング量の過不足がなくなり、８望通りの配
線幅が安定して得られる。
なお、上記実施例ではアルミニウム膜のエツチングにつ
いて説明したが、配線金桐の′ｍ類が異なったり、ある
いは異なった金Ｉｆ４を複数積層して形成した場合でも
同位な効果が得られる。
したがって、エツチング工程の自動化が容易であり、且
つ安定なエツチングが行なえる半導体素子用金属薄膜エ
ツチング装置が得られる。
【図面の簡単な説明】
第１図（−）　、　（ｂ）　ｉｔそれぞれ工・・Ｉチン
グ工程を説明するための１シ１、第２図はこの発明の基
本原理を説明するための図、第３図は上記第２図の装置
によって発生・ｌる電圧の変化を示す図、第４図はこの
発明の一実施例に係る半導体素子用金稙薄膜エツチング
装置を示すブロック図、第５図は上記第４図の半導体素
子用金属薄膜エツチング装置の各工程を説明するための
フローチャートである。 ２０・・・エツチング装置、２１・・・電圧検出手段。 ２２・・・コン・ぐレータ（電圧比較手段９，２３・・
・基準電源、２４・・・タイマ回路（Ｉｉ時手段）。 出願人代理人　　弁理士　鈴　江　武　彦−〇− 第１図 第３図 ＃ａ”ｌ伽）− 第４図 第５図 １３６−

Claims (1)

    【特許請求の範囲】
  1. 半導体素子上に形成された金属薄膜をエツチング液に浸
    漬してエツチングする装置において、エツチング液に浸
    漬された！極と、この電極と上記金属薄膜との間如発生
    した電位差を検出する電圧検出手段と、上記電圧検出手
    段によって検出した電圧を基準電圧と比較する電圧比較
    手段と、上記電圧比較手段によって検出１〜た比較出力
    が所定の時間出力されたか計時する手段とを具備し、エ
    ツチング中の金属薄膜と上記１！極との電位差を監視す
    ることによりエツチングの終了時点を検出してエツチン
    グを中止するように構成したことを特徴とする半導体素
    子用金媚薄膜エツチング装置。
JP57025012A 1982-02-18 1982-02-18 半導体素子用金属薄膜エツチング装置 Granted JPS58141531A (ja)

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