KR19980067203A

KR19980067203A - 반도체 장치의 스페이서 형성방법

Info

Publication number: KR19980067203A
Application number: KR1019970003101A
Authority: KR
Inventors: 한진후
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1997-01-31
Filing date: 1997-01-31
Publication date: 1998-10-15

Abstract

본 발명은 최적의 스페이서 모델을 구하여 이에 의한 정확한 스페이서 식각제어를 실시하여 균일성 및 제품의 신뢰성을 높일 수 있는 반도체 장치의 스페이서 형성방법에 관한 것이다.

본 발명에 따르면, 반도체 장치의 스페이서 형성방법에 있어서, 스페이서 형성용 막이 증착된 반도체 기판을 식각하기 전에 막의 두께를 측정하는 단계; 반도체 스페이서 형성공정 진행에 준해서 정해진 식각율(etch rate)에 근거로 하여 건식식각 장비를 이용하여 스페이서 식각을 실시하는 단계; 상기 식각된 스페이서의 두께를 측정하는 단계; 상기 측정된 데이터를 제어 서버(sever)로부터 출력받아 실 데이터를 기준으로 최적 모델을 구하는 단계; 및 상기 측정된 데이터에 따라 산출된 식각식간을 식각설비에 다운로드하여 스페이서 공정을 실시하는 단계를 포함하여 이루어진 반도체 장치의 스페이서 형성방법을 개시한다.

상기한 본 발명에 의하면, 정확한 스페이서 식각제어에 의해 스페이서의 균일성(unoformity) 및 제품의 신뢰성을 크게 높일 수 있다.

Description

반도체 장치의 스페이서 형성방법

본 발명은 반도체 장치의 스페이서 형성방법에 관한 것으로서, 보다 상세하게는 최적의 스페이서 모델을 구하여 이에 의한 정확한 스페이서 식각제어를 실시하여 균일성 및 제품의 신뢰성을 높일 수 있는 반도체 장치의 스페이서 형성방법에 관한 것이다.

반도체 집적회로(Integrated Circuit:이하 IC라 약함) 제조 과정에는 실리콘 산화막(Silicon Dioxide), 실리콘 질화막(Silicon Nitride), 또는 금속(Metal) 등과 같이 웨이퍼 전면에 박막이 형성되는 공정들이 있는데, 이때, 원하지 않는 부위의 박막들을 선택적으로 제거해야 하는데, 이와 같은 공정을 식각공정이라고 한다. 이러한 대부분의 IC 식각공정은 선택적인 식각이 이루어지게 하기 위해 다음과 같은 순서의 공정을 수행하게 된다.

첫째, 웨이퍼 상에 포토레지스트(감광막)를 코팅하는 공정과 둘째, 원하는 패턴을 남기기 위한 선택적인 포토레지스트 제거공정과 셋째, 하층박막에 패턴을 전사하는 식각공정과 넷째, 웨이퍼 상에 잔존하는 포토레지스트를 제거한 후, 클리닝하는 공정으로 이어진다.

도 1은 종래 기술에 의한 반도체 장치의 스페이서 식각방법을 순차적으로 나타낸 순서도이다.

도 1에 나타낸 바와 같이, 스페이서 형성용 막이 증착된 반도체 기판(도시안됨)을 식각하기 전에 우선 막의 두께를 측정한다.(S100)

이어서 반도체 스페이서 형성공정 진행에 준해서 정해진 식각율(etch rate)에 근거하여 식각시간을 계산한다.(S110)

그다음 계산된 식각시간만큼 건식식각 장비를 이용하여 스페이서 식각(건식식각)을 실시한다.(S120)

그리고 장비 내부에 장착된 EPD(End Point Detector)를 이용하여 제대로 식각이 실시되었는지 확인하고(S130) 언더에치(under etch)가 된 상황이라면 추가 식각을 실시한다.(S140)

한편, EDP에 의한 종말점 감지법는 통상적으로 반도체 공정중 드라이 에치(건식식각) 공정진행시에 식각하려는 막을 정확히 식각하기 위한 방법중 하나로써, 가령, 실리콘 산화막(SiO₂)을 식각할 경우에 실리콘 산화막의 식각공정실시중에 발생되는 가스 중 산소(O₂)의 양을 감지하여 이 양의 변화점을 추이하여 식각을 제어하게 된다.

그러나, 이러한 종래 기술에 의하면, 스페이서 식각시 건식설비가 정해진 막을 정확히 식각해 내기 위해서 EPD를 이용하고 있으나 디텍트 에러(detect error)등으로 인하여 과도식각(over etch) 및 언더컷(undercut)등의 문제가 발생한다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 식각전·후의 두께 데이터를 반영하여 정확한 식각시간에 의한 피드백 제어를 통해 안정적인 스페이서의 균일성(uniformity)을 이룰 수 있는 반도체 장치의 스페이서 형성방법을 제공하는데 그 목적이 있다.

도 1은 종래 기술에 의한 스페이서 식각방법을 순차적으로 나타낸 순서도이고,

도 2는 본 발명의 실시예에 따른 스페이서 식각방법을 순차적으로 나타낸 순서도이다.

상기한 본 발명에 따르면, 반도체 장치의 스페이서 형성방법에 있어서, 스페이서 형성용 막이 증착된 반도체 기판을 식각하기 전에 막의 두께를 측정하는 단계, 반도체 스페이서 형성공정 진행에 준해서 정해진 식각율(etch rate)에 근거로 하여 건식식각 장비를 이용하여 스페이서 식각을 실시하는 단계, 상기 식각된 스페이서의 두께를 측정하는 단계, 상기 측정된 데이터를 제어 서버(sever)로부터 출력받아 실 데이터를 기준으로 최적 모델을 구하는 단계, 및 상기 측정된 데이터에 따라 산출된 식각식간을 식각설비에 다운로드하여 스페이서 공정을 실시하는 단계를 포함하여 이루어진 반도체 장치의 스페이서 형성방법을 개시한다.

이하 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하면 다음과 같다.

도 2를 참조하면, 스페이서 형성용 막이 증착된 반도체 기판(도시안됨)을 식각하기 전에 우선 막의 두께를 측정한다.(S200)

반도체 스페이서 형성공정 진행에 준해서 정해진 식각율(etch rate)에 근거로 하여 건식식각 장비를 이용하여 스페이서 식각(건식식각)을 실시한다.(S210)

이어서 식각된 후의 두께를 측정한다.(S220)

측정데이터를 제어 서버(sever)로부터 출력받아 실 데이터를 기준으로 모델을 다시 적용하여 최적 모델을 구한다.(S230)

위 단계에서 나온 식각식간을 계산하여 식각설비에 다운로드하고(S240) 반도체 기판의 스페이서 식각공정을 실시한다.(S210)

식각후의 두께측정이 끝난 후 결과를 피드백 함으로써 재모델에 의한 정확한 식각실시로 제품의 신뢰성을 기할 수 있다.

이상 상술한 본 발명에 의하면,식각전·후의 두께 데이터를 반영하여 정확한 식각시간을 산출하여 스페이서 식각공정을 실시함으로써 스페이서의 균일성(unoformity)을 기할 수 있으며 이로 인한 제품의 신뢰성을 크게 높일 수 있다.

본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims

반도체 장치의 스페이서 형성방법에 있어서,

스페이서 형성용 막이 증착된 반도체 기판을 식각하기 전에 막의 두께를 측정하는 단계;

반도체 스페이서 형성공정 진행에 준해서 정해진 식각율(etch rate)에 근거로 하여 건식식각 장비를 이용하여 스페이서 식각을 실시하는 단계;

상기 식각된 스페이서의 두께를 측정하는 단계;

상기 측정된 데이터를 제어 서버(sever)로부터 출력받아 실 데이터를 기준으로 최적 모델을 구하는 단계; 및

상기 측정된 데이터에 따라 산출된 식각시간을 식각설비에 다운로드하여 스페이서 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 스페이서 형성방법.