JPS58138665A

JPS58138665A - 感熱記録ヘツド駆動装置

Info

Publication number: JPS58138665A
Application number: JP57019750A
Authority: JP
Inventors: Yoshimasa Todo; 藤堂　栄優
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1982-02-12
Filing date: 1982-02-12
Publication date: 1983-08-17
Also published as: US4494126A; JPS649196B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、プリンタ、ファクシミリ勢に用いられる感熱
記録ヘッドの駆動装置に関するものであり、特に、中間
調記録を行なうことのできる感熱記録ヘッド駆動装置に
関する。

第１図は、一般的な感熱記録ヘッド装置の概略構成を示
す側面図であ夛、１は感熱記録ヘッド、２は記録紙、３
はプラテンルール、４は駆動ロールである。

同図から明らかなように、一般的な従来の感熱配鍮ヘッ
ド装置は、紙面と垂直方向に、プレイ状に配列され、少
なくとも感熱紙２の巾に勢しい長さを有する発熱抵抗体
を儂え九うイン蓋ヘッド１と、駆動ロール４によって駆
動され、ヘッド１上を走行する感熱紙２と、感熱紙２を
ヘッド１に圧接するためのプラテンロール３とを備えて
いる。

このような従来の感熱記録方式のプリンタ、ファクシミ
リ勢において、中間調記録な行なう場合は、通常、つぎ
のようにしている。

すなわち、１つの記優費素（ドツト）を値数のエリアに
分割１．１．薄い記録を行なう場合は、少ない数のエリ
アを配鎌し、議い記録を行なう場合は、より多数のエリ
アを配−するという擬制的方法を用いてい喪。

この方法では、原画（原信号）に忠実な記録を行なおう
とすると、１つの記録要素のエリア分割数を多くしなけ
ればならない。

しかし、記録ヘッドの１素子の大きさの下限には隈１が
あり、あ壕９小さくはできない。それ故に、十分な階調
数の中間調記録を行なおうとすれば、結果的に１つのに
２鋒簀素の面積が大きくなり、解倫度の高い記−ができ
なくなるという欠点があった。

また、もう一つの中間調記録方法として、感熱紙の記Ｉ
Ｉｌ議腹対電圧印加時間特性に、ある程度の直線性があ
ることに着目し、薄い記録を行なう時には電圧印加時間
を短かくシ、濃い記録を行なう時にはこれを畏くすると
いう方法がある。

この方法では、１つのｔｌ、―要素（ドツト）がヘッド
のｌドｙ）に対応するので、解ｇＩ度が低下するという
欠点は生じない。

しかし、紙の巾だけの長さをもつライン型ヘッドで高速
記録をｈなう場合には、ヘッド上の全ドツト数に対応し
て、それと同数だけのパルス巾変調回路が必要になると
いう問題がある。

例えば、Ｂ４版用紙短辺（２５７Ｍ　）の長さを持ち、
８ドツト／謹の密度を持つヘッドの場合は、ドツト数は
２５７　Ｘ　８　＝　２０５６となる。すなわち、この
数だけのパルス巾変調回路が必要となシ、非現集的であ
る。

上記した従来技術の欠点を除くために、感熱記録におけ
る中間調記録を高速、高解曽で行なうことのできる低コ
スト、かつ小部の感熱記録ヘッド駆動装置が考えられて
いる。

この感熱記録ヘッド駆動装置は、１ライン分のアナログ
画信号をアナログシフトレジスタに供給し、前記アナロ
グシフトレジスタの各桁（ステージ）の記憶信号で、各
ビットに対応する発熱抵抗素子に供給される電流値を制
御するようにしたものである。

第２図に、鋺記感熱記−ヘッド駆動装置の概略ブロック
図を示す。図において、５はアナログシフトレジスタ、
６−１．６−２．・６−ｎは電流制御回路、７−１．７
−２．・・・７１は発熱抵抗素子、８はアナログ信号入
力端子、９はクロック入力端子、ｌＯはイネーブル入力
端子、１２は抵抗素子駆動電導端子である。

ま九、■ｒ＠ｆは基準電位（例えば、接地電位）である
。

動作時には外部より、アナログシフトレジスタ５の入力
端子８に、１ビツトずつ入力されるアナログ信号入力を
、そのアナログ電圧を維持したまま、クロック入力端子
９に供給される外部クロック入力に従って、１ビツトづ
つ右方向ヘシフトしてゆく。

なお、このようなアナログシフトレジスタは、例えば「
電子技術」（昭和−年１月号、第３１〜３９頁）十「電
子展望」（昭和５４年１１月号Ｍ３１〜４項）などに、
詳細に説示されていて、公知である。ここで用いられる
アナログシフトレジスタとしては、このような公知のも
のを適宜に利用可能であるので、アナログシフトレジス
タ”そのものについての詳細説明は省略する。

前記のアナログシフトレジスタ５の各ビット（桁、１九
はステージ）の出力に、１対１で接続されている電流制
御回路６−１．６−２．・・６１は、シフトレジスタの
各ビットのアナログ電圧を受けて、それぞれの発熱抵抗
素子７−１．７−２．・・７１に流れる電流を、前記の
アナログ電圧にし九がって制御する。

それ故に、各発熱抵抗素子７−１．７−２．・・・７−
ｎに供給される電流−すなわち、印加エネルギは、画素
信号をあられすアナログ電圧に対応したものとなシ、中
間調を有する画像の記憶が行なわれる。

なお、入力端子１０に供給される外部イネーブル信号は
、アナログシフトレジスタ５に、ｍ１ＩＩの１ライン分
の信号が記憶された後に、所定のタイミングで印加され
ることができる。これＫより、１ライン分の記憶を同時
に行なうことができる。

また、イネーブル入力端子１０を省略し、抵抗素子駆動
電源を、外部イネーブル信号によってオン・オフ制御す
るようにしても、同様の記憶タイミング制御が可能であ
ることは、明らかである。　　　　　　　　　　□第３
図は、アナログシフトレジスタ５および電流制御回路６
−１．６−２などのさらに具体的な回路の一例を示す図
である。図において、第２図と同一の符号は、同一また
は同等部分をあられしている。

９−１．９−２は、互いに逆相のクロックφ１．φ２を
供給されるクロック入力端子、ｌｌは共通接地端子であ
る。

第３図に於て、アナログシフトレジスタ５は公知の直列
−並列変換Ｍ　ＢＢＤ　（Ｂｕｃｋｅｔ　Ｂｒｉｇａｄ
ｅＤ・マ％Ｃ・）素子である。図からも分るように、こ
のアナログシフトレジスタ５では、１ビツトセル（ステ
ージ）が、ＮチャネルＭＯ８ＦＥＴ　２個（１ビツトＩ
はＱｌｌとＱ、、　）　、およびコンデンサ４個（１ビ
ツト目はＣＩｌとＣ□）から構成されている。

また、各ビットセルは縦ａ接続されており、かつ各ビッ
トセルからは並列出力が出ている。

電流制御回路６−１．６−２．　　は、上記シフトレジ
スタ５と同一のシリコンチップ上に形成され九Ｎチャネ
ルＭＯ８ＦＥＴ　（Ｑ１＠ｅ　Ｑ＞ａ＋　Ｑｔｓ＋　Ｑ
ｘａ・・・）から構成されている。

まえ、図に明瞭に示されているように、齢記、Ｍ２ＲＰ
ＥＴ　Ｑ、４．Ｑ、などは、それぞれ対応する発熱抵抗
素子？−１，７−２などと共に、抵抗素子駆動電源（図
示せず）Ｋ対して直列に接続されている。

発熱抵抗素子７−１．７−２．・・・は薄膜型抵抗体で
構成することができる。例えば、記−ヘッドが２５６−
幅で、配置ドツト密度が８ドツ）／Ｍであるとすれば、
発熱抵抗体は２０４８個必要である。

なお、本発明者の実験では、アナログシフトレジスタ５
と電流制′１１回路６−１．６−２．・・などは、同一
シリコンチップ上に６４ビツト形成した集積回路とし、
これを３１ｉ個縦絖豪絖して記−ヘッドのセラミック基
板上に搭載した。

以下に、第４図のタイムチャートを参照して、第３図の
装置の動作を説明する。

クロック入力端子９−１．９−２に供給されるクロック
信号は二相であり、第４図ではφ２およびφｌで示して
い゛る。また、その周波数は、例えＩ４２ＭＨｚである
。入力端子８に供給されるアナログ信号入力は、波形（
８）″″示されるように、連続的な電圧波形（ｍｉ儂傷
信号である。

帥記のアナログ信号入力は、ＦＥＴＱｏＩのドレインに
接続され、クロック信号φ１がハイレベルの時に前記Ｆ
ＥＴ　Ｑ、、が導通する事によシ、コンデンサＣ・ｌに
取り込まれる。そして１．クロック信号φ１の立下り時
点で、アナログ信号入力電圧レベル（の最高値）が前記
コンデンサＣ６１に記憶される。

クロック信号φｌの立下９と同時に、クロック信号−２
が立上る。その結果、ＦＥＴＱｏＩがオフ、ＦＥＴ　Ｑ
、、がオンとなり、さきにコンデンサｃｏ１に取り込ま
れた入力電圧は、次段のコンデンサＣ１１に移動される
。

以下同様にして、アナログ信号入力端子８に供給され圧
入力電圧は、クロック信号の周期に従って、シフトレジ
スタｓ内を、右へ順々にシフトされて行く。

一方、並列出力−すなわち、ＦＩＴ　ＱＨ＋　Ｑｔａ・
・・などのゲート電圧としては、クロック信号φｌの立
下りから次の立下シマ、での間、最初の立、下りで、各
対応コンデンサに取シ込まれた電圧レベルが出力される
。

壕九、前記ＦＥＴＱ１＠ｖ　ＱＢ　　などの出力電圧は
、発熱抵抗素子？−１，７−２，・・・などと直列接続
された電流制御用ＦｊＣＴ　ＱＢ４ａ　Ｑｍ・・・など
に、そのゲート電圧として印加される。

一方、電流制御回路６−１．６−２．・・・などの各Ｆ
ＩＴ　Ｑ＋ｕＱ、のドレインに接続され九端子１２は、
さらに抵抗素子駆動電源（図示せず）Ｋ接続、される。

しかし、第４図から夛るように、抵抗、素子駆動電源電
圧ＶＨは、前述のように、信号入力端子８を介してアナ
ログ入力を取シ込み、シフト・記憶している間は、印加
されていない。

従って、１ライン分の信号がシフトレジスタ５に読込ま
れている間中、電流制御用ＦＥＴ　Ｑ１４ｅ　Ｑｍ４・
・・および発熱抵抗素子？−１，７−２，・・・には電
圧が印加されない。すなわち、アナログ信、号入力のい
かんにかかわらず、すべての発熱抵抗素子７−１．７−
２．・・・などは通電されていない。

１ライン分の７・ナログ信号が、全てシフトレジスタ５
に入力された後、端子１２に電圧ＶＨを印加する事によ
ｐ、２０４８ドツトの、すべての発熱抵抗素子７−１．
７−２．・・・が同時に過電され、１２４７分の記−が
行なわれる。

そして、前記の記録時に〈各発熱抵抗素子に流れる電流
の大きさは、それぞれのゲートに印加されているＦｊＣ
Ｔ　Ｑ１４＊　Ｑｕ・・・のツース電圧−すなわち、シ
フトレジスタ５の各ステージのコンデンサに記憶されて
いる信号電圧によって制御される。

それ故に、シフトレジスタ５に記憶されている画信号に
応じた記−が行われる。

なお、本発明者の、第３図の回路構成による実験によれ
ば、通電時間は０８諺６・ｃ１アナログ入力転送Ｋｌす
る時間（すなわち、１２４７分の画信号をシフトレジス
タに記憶するのに簀する時間）は０５μＢ＠ｅ　Ｘ２０
４８＝１．’０２４１１１８．＊ｃであった。

し友がって、・このときの１ライン当りの記一時間は１
．８２４　ｌｌ５Ｐｅとなり、Ａ４版サイズ用紙１枚轟
り約３秒て記−が終了した。・もちろん、白ラインをス
キップすれば、記一時間は、より一層短かくすることが
で自る。゛また、前記実験に於ける各部の電圧レベルは、クロック
信号φｌ、φ２が０または＋１５Ｖ、アナログ信号入力
がＯ〜１３Ｖ、電流制御回路のＦＥＴ　Ｑｔｍ＊　ＱＣ
ｓ＝−のｙｖ４ン電圧ＶＤＤが＋１５Ｖ、　ＦＩＣＴ　
Ｑ、、ＩＱ、・・のドレイン電圧ＶＨが＋１！＄Ｖ、基
準電位Ｖｒ＠ｆがＯｖであっ九。

一方、各発熱抵抗素子？−１，７−２，・・・の平均抵
抗値は２１０ρであり、各抵抗素子には、アナログ信号
入力と等しい電圧Ｏ〜ＩＩＶが印加されるので、各抵抗
素子７−１．７−”２．・・・に供給される電力は最大
約Ｏ，Ｓ　Ｗである。

以上の条件で記−を行なうえ結果、記−濃度は０〜１．
２の間で連続的に変化し、かつ８ドツト／諷の解曽度を
失なう事なく、極めて鮮明で良好な中間調配置が得られ
九。

上の装置では、アナログ信号入力線は１本だけであり、
３２チツプのシフトレジスタを全て継続接続した。すな
わち、入力端子８から供給される１ライン分のデータを
順次取り込み、シフトレジスタへの記憶が完了してから
、発熱抵抗素子への通電を開始しえ。

その結果、信号入力に１．０２４ｍ８＊ｃを要しえ。

しかし、例えば、第５図のように、シフトレジスタ５の
全体を４つのブロック５−１．５−２．５−３．５−４
に分け（この場合、ｌブロック当、９．５１１ビツトに
なる。）、各ブロックに、それぞれアナログ信号入力端
子８−１〜８−４を設けることもできる。

このような構成において、４ブロック同時に信号入力を
行なえば、信号入力に豐する時間は０２６６１１８・ｅ
Ｋ減少される。

それ故に、この−合は、前記信号入力時間０．２５６Ｉ
ＩＳ＠ｃと、発熱抵抗素子への通電時間０．８１＊Ｓ＠
ｃとを合わせた、１ラインの記録時間は、約１■Ｓｅｅ
に短縮される。

なお、１１５図において、第２図と同一の符号は同一ま
えは同等部分をあられしている。また、この場合、シフ
トレジスタ５′のブロック分割数を、システムの要求に
合わせて任意に選ぶ事ができるのはもちろんである。ブ
ロック分割数゛を多くすれば、より高速の記録が実現で
きる。

さらに、集積回路の構成として、シフトレジスタ５の各
出力と、これに対応する電流制御用ＦＥＴＱ１４＃　Ｑ
ｌｌ・・・との間に、それヤれ、一時記憶のためのラッ
チ回路を設けてもよい。

すなわち、第３図の装置に関していえば、シフトレジス
タ５の並列出力を供給されるＦＥＴ　Ｑｔｓ＋Ｑｔｓ・
・と、電流制御用ＰｌｉｊＴ　Ｑ１４　＋　Ｑｓａ・・
・との藺に、それぞれラッチ回路゛（一時記憶回路）を
設けることができる。

このように構成しておけば、１ライン分の信号入力が終
了し九とき、直ちにこれをラッチ回路に移し、発熱抵抗
素子への通電を行ないながら、次の１ライン分の信号入
力を行なうことができる。

このようＫすれば、シフトレジスタへの信号入力と、抵
抗素子による発熱ｌｅ鎌とを並列的に貴行できるので、
信号人力に要する時間が無駄にならず、１ラインを０．
８１１８・偕で記録する事がで遣る。

壕九、これ壕での説明では、感熱紙を用いる直接感熱記
憶方式につい・そのみ記してきたが、熱溶融性インタを
塗布しえインクフィルムを用いて、普通紙記−ができる
転写製感熱配帰方式にも、同様の手法が適用できること
は明らかであろう。

さらに、アナログシフトレジスタとしてＢＢＤ素子を用
いた例について述べたが、ＣＣＤ　（Ｃｈａｒｇ・Ｃｏ
ｕｐｌ・ｄＤ・マＩｃ・）Ｉｌ！てもシフトレジスタを
構成できる事は言う壕でもない。

成によれば、感熱記録方式のプリンタ、ファクシミリ勢
に於ける中間調記−を、高解像度かつ高速で行なう事が
できる。

しかし、上記の感熱記憶ヘッド駆動装置では、電流制御
回路のそれぞれ×直列に接続された発熱抵抗素子７−１
．７−２．・・などの反対−の端子は、全て共通線に接
続され、固定の電位Ｖｒｄを与えられている。

このため、温１０の環境変動に対する記録の安定性とい
う点で改良の余地を残している。

すなわち、良く知られているように、感熱記録装置では
、その記−＃１度が、記１ヘッドやヘッド基−の温皺お
よび感熱紙の温１なεによって敏感に影畳される。この
丸めに、配置濃度にむらを生じて、ｉｉｉ倫品質を低下
させることが多い。

本発明は、前述の事情に−みてなされたものであり、そ
の目的は、アナログシフトレジスタを用いた高速、電解
＊＊の中間調記碌時において、温度岬の環境が変化して
も安定し大記録品質を保持することので會る感熱記−ヘ
ッド駆動装置を提供する事にある。

前記の目的を達成するえめに、不発１ｊｌにおいては、
電流制御回路と直列に接続された発熱抵抗素子に供給さ
れる電圧を、ヘード基板の温ｌ！および装置内（例えば
感熱紙など）の温度の少なくと４一方に応じて制御する
ようにしている。

以下に、ＷＡＩｉを参照して本発明の詳細な説明する。

第６図は本発明の一実施例のブロック図であり、第２図
と同一の符号は同一または同郷部分をあられしている。

図において、１４はヘッド基板２５（発熱抵抗素子７−
１〜７−ｍが、表面に形成され大基板）の一度を検出す
る大めの＄１１ｔ−１スタ、１５は装置内温度（例えば
、感熱紙★たはその周辺の温ＩＩ）を検出する丸めの第
２サーミスタで参る。

１６および１７は、それぞれ前記第１および第２す一オ
スタの出力を増幅するための増幅器である。

１８は平均値回路で、図示の例では、演算増幅器１８Ａ
からなっている。この演算増幅器１８Ａの反転入力は、
それぞれ抵抗Ｒ１，Ｒ２を介して前記増幅器１６゜１７
の出力に接続され、一方、非反転入力は接地されている
。

１９は、平均値回路１８の出力を増幅する出力増幅器、
２０．２１は、それぞれ増幅器１６および１７の増幅度
を制御するための可変抵抗器、２２は、各発熱抵抗素子
７−１．７−２．　　の共通接続端子２３と接地との間
に直列接続され、そのパラメータ（例えば内部インピー
ダンス）が出力増幅器１９の出力によって制御される電
圧制御回路である。

つぎに、第６図の回路の動作を説明する。感熱配−ヘッ
ドの動作時に、ヘッド基板２５の温度が上昇すると、第
１サーミスタ１４の抵抗値が下り、第１サーイスタの出
力電圧は上昇する。これが増幅＃ｓ１６で反転増幅され
るので、その出力−すなわち、抵抗Ｒ１に加わる信号は
、負方向に電位が深くなる。

一方、第２サーミスタＩＳＫよって検出される装置内温
ＷＩＫついても同様である。すなわち、その温度が上昇
すれば、第２ｔ−ζメタ１５の出力電圧が高くなり、増
幅器１７の出力は負方向に深くなる。

前記両増幅１１Ｈ６，１７の出力が、それぞれ抵抗Ｒ１
゜Ｒ２を介して平均値回路１８に供給される。したがっ
て、前記抵抗Ｒ１およびＲ２を等しく選定しておけば、
両出力の単純平均が得られる。

また、明らかなように、前記抵抗Ｒ１およびＲ２ノ値、
アルいは増＠Ｉ）１６．１７の各増幅率を適当に設定す
ることにより、ヘッド基板の温度および装置内温度の記
嚢ＩＩ度変動への寄与率に応じて、任意の加重平均を得
ること４可能である。

すなわち、一般に、記ｆ１１ｍ１ｍｌＫ対する基板温度
の寄与率と、装置内温度との寄与率とは異なっておシ、
通常は、弗板、温度の寄与率の方が高い。そして、この
寄与率は、あらかじめ実験的に割り出す事ができる。

本発明者の実験！は、基板温度の寄与率の方が３０ｍ１
１！度高かった。従って、可変抵抗器２０．２１の調整
により、増幅器１６の増幅率を、増幅器１７のそれよ６
ａｏ慢高く設定し、抵抗Ｒ１およびＲ２の値は勢しく選
定し九。

以上のようにして得られ九平均値信号は、増幅Ｉｌｌ―
で反転増幅される。それ故に、増幅器１赫の出力端には
、ヘッド基板温１壕九は装置内温度の上昇に応じて大き
くなる正時性の信号が得られる。

前記増幅器謁の出力は、さらに出力増幅器１９によって
増幅され、電圧制御回路２２に供給される。

電圧制御回路２２は、出力増幅器１９の出力が上昇する
ほど、その内部インピーダンスを増加する。

それ故に、発熱抵抗素子？−１，７−２，・の共通接続
端子２３の電位は、前記ヘッド基板の温度を九は装置内
温度の上昇に伴なって上昇する。その結果、発熱抵抗素
子７−１．７−２．・・の両端に印加妊れる電圧は減少
する。

したがって、アナログ信号入力端子８から供給される画
信号に応じて、各発熱抵抗素子７−１．７−２゜におい
て発生される熱量が減少し、ヘッド基板温度や装置内温
度の上昇に起因する記―濃度の増大が相殺される。

以上のように、不発＠によれば、サーマルヘッドの基板
温度やａｍ内温度などを検出し、その変動に応じて、各
発熱抵抗素子に印加される電圧値を制御するようＫして
いるので、これらの温度変動や印字デユーティの家作な
どに起因する配置濃度のむらがなくな〉、忠実な中間調
記−画曽を得ることができる。

本発明の効果を確認するために、第２．３．６図の構成
を有する感熱配置ヘッド駆動装置において、クロック信号φ１．−２七〇、＋１．５Ｖアナログ入カ
ニＯ〜１３ｖ１ドレイン電圧ＶＤＤ　＝　＋　１５　Ｖ。

駆動電源電圧ＶＨ＝＋１５Ｖ。

基準電圧−Ｖｒｅｆ　＝　−１０〜＋　５Ｖに設定し、
装置内温度が０〜４５℃、へ、ラド基板温度が０〜６０
℃の範囲で、それぞれ変化する条件で配置を行なう九。

その結果、配置濃度は、アナログ入力に応じて、０〜１
．２の間で連続的に変化し、かっ８ドツ）７ｍの解ａｍ
を失なう事なく、極めて鮮明で、良好かつ忠実な中間調
記優が得られた。さらに、上記のような環境変化に対し
ても、長期間にわたって安定し九記憶品質が得られた。

上記実施例では、温度検出素子としてサーミスタを用い
たが、熱電附勢でも良い。また、温度検出位置は、ヘッ
ド基板や感熱紙近傍に限らず、記Ｓａｔ変化に寄与する
所ならば任意の位置で良く、さらに、温度検出個所の数
も、複数個所に限らず、−個所で４よいことは当然であ
る。

さらにまた、前記実施例では、基準電位Ｖｒ＠ｆとして
、温ｔＬ変化に伴なって連続的に変化する電位を与えた
が、電位を固定にして、印加パルス幅を温直に応じて変
化させても同様の効果が得られる。この九めＫは、例え
ば、：１□電圧制御回路２２をスイ・チング素子で置換
し、その閉成時間を増幅器１９の出力に応じて制御する
ことが考えられる。ま九、このような制御はコンピュー
タによって制御されるタイマを利用することによって４
容易に実′　施すること′ができる。

なお、以上では、中間調記壷な行なう場合のみについて
説明したが、本発明が中間調を含まない２値記鍮用の□
感熱記−ヘッドにも適用できることは、害鳥にｍｍされ
るであろう。

【図面の簡単な説明】

第１図は一般的な感熱配置ヘッド装置の概略構成を示す
側面図、第３図は中間調記−のための装置ヘッド駆動装
置の一例を示す概略ブロック図、第３１！１は１１１２
ｍの装置のさらに具体的な詳細回路例図、謔４図は第３
図の回路の動作を示すタイムチャート、１１６図は中間
調記憶のための記−ヘッド態動繭重の他の例を示す概略
ブロック図、第６図は本発明の一実施例の概略ブロック
図である。１・・・感熱記憶ヘッド、２・・・記―紙、６．５−１
〜ＦＢ−４・・アナログシフ□トレジスタ、６−１〜６
−！１・・・電流制御回路、７−１〜７−ｎ・・・発熱
抵抗素子、８・・・アナログ信号入力端子、９・・・ク
ロック入力端子、ｌＯ・・イネーブル入力端子、１２・
・・抵抗素子部動電―端子、１４・・・第１サー建スタ
、１５・第２サーミスタ、１６、１７・・増幅器、１８
・・平均値回路、２２・・・電圧制御回路代理人弁理士　平　木　道　人外１名２１図２２　図

Claims

【特許請求の範囲】

（１）多数の発熱抵抗素子が配倚巾の長さにわたってプ
レイ状に形成されている感熱記録ヘッドの駆動−獣にお
いて、記録す゛べき画素の濃度に応じて、その電圧が連
続的に変化するアナログ信号入力を供給され、このアナ
ログ信号入力を、クロック信号に従って１ビツトづつシ
フトして行き、各ビットに対応した並列出力を発生する
アナログシフトレジスタと、前記多数の発熱抵抗素子の
それぞれと直列に１ｉ１級され、かつ、前記アナログシ
フトレジスタの対応する並列出力を供給されて、各発熱
抵抗素子に流れる電流を制御する電流制御回路と、各発
Ｉｌｋ抵抗素子および対応する電流制御回路の直列回路
の共通接続端子および抵抗素子駆動電源の一端子間に直
列に接続嘔れた電圧制御回路と、記ＩＩ＃―駿変化に寄
与する少なくと・も−個所の装置温度を検出する手段と
、前記検出温度に応じてｒｔｉ配電圧制御回路のパラメ
ータを制御する手段とを具備し、前記アナログシフトレ
ジスタに予定数のアナログ信号が蓄積された後、各発熱
抵抗素子に、それぞれ対応するシフトレジスタの出力お
よび前記電圧制御回路のパラメータに応じた電流を、予
定時間の間通電させるようにされたことを特徴とする感
熱記録ヘッド駆動装置。
（２）装置温度検出手段が、ヘッドの基板温度を検出す
るものであることを特徴とする特許請求の範囲第１項記
載の感熱配置ヘッド駆動装置。
（３）多数の発熱抵抗素子が記鍮巾の長さにわたってア
レイ状に形成されている感熱記帰ヘッドの駆動装置にお
いて、記録すべき画素の濃度に応じて、その電圧が連続
的に変化するアナログ信号入力を供給され、このアナロ
グ信号入力を、クロック信号に従って１ビツトづつシフ
トして行き、各ビットに対応し九並列出力を発生するア
ナログシフトレジスタと、前記多数の発熱抵抗素子のそ
れぞれと直列に接続され、かつ、前記アナログシフトレ
ジスタの対応する並列出力を供給されて、各発熱抵抗素
子に流れる電流を制御する電流制御回路と、各発熱抵抗
素子および対応する電流制御回路の直列回路の共通接続
端子および抵抗素子駆動電源の一端子間に直列に接続さ
れたスイッチング手段と、配鋒濃度変化に寄与する少な
くとも一個所の装置温度を検出する手段と、前記検出温
度に応じて前記スイッチング手段の閉成時間を制御する
手段とな具備し、前記アナログシフトレジスタに予定数
のアナログ信号が蓄積された後、各発熱抵抗素子に、そ
れぞれ対応するシフトレジスタの出力に応じた電流を、
前記スイッチング手段が閉成されている間通電させるよ
うにされたことを特徴とする感熱記録ヘッド駆動装置。
（４）装置温度検出手段が、ヘッドの基板温度を検出す
るものであることを特徴とする特許請求の範囲ｌ＠３項
記載の感熱記録ヘッド駆動装置。