JPS58138062A - 半導体装置のボンデイング方式 - Google Patents
半導体装置のボンデイング方式Info
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- JPS58138062A JPS58138062A JP57021645A JP2164582A JPS58138062A JP S58138062 A JPS58138062 A JP S58138062A JP 57021645 A JP57021645 A JP 57021645A JP 2164582 A JP2164582 A JP 2164582A JP S58138062 A JPS58138062 A JP S58138062A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 claims description 49
- 238000000465 moulding Methods 0.000 abstract description 16
- 238000005520 cutting process Methods 0.000 abstract description 6
- 238000001259 photo etching Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 2
- 239000000654 additive Substances 0.000 abstract description 2
- 230000000996 additive effect Effects 0.000 abstract description 2
- 239000011889 copper foil Substances 0.000 abstract description 2
- 238000007747 plating Methods 0.000 abstract description 2
- 238000004080 punching Methods 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000011888 foil Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4839—Assembly of a flat lead with an insulating support, e.g. for TAB
-
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- H01—ELECTRIC ELEMENTS
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は固体回路素子等を基板上へ実装して成る半導体
装置の製作方法に関し、特に自動ボンディングラインに
於いてＩＣ，ＬＳＩ等の電子部品を配線導体が形成され
た部品搭載基板上ヘポンディングする技術として非常に
有効なものである。
装置の製作方法に関し、特に自動ボンディングラインに
於いてＩＣ，ＬＳＩ等の電子部品を配線導体が形成され
た部品搭載基板上ヘポンディングする技術として非常に
有効なものである。
電子機器は常に多機能化、小型化が要求され、従来上と
して半導体素子の開発により対処してきている。しかし
半導体素子１チツプで全機能を果すことは信頼性の問題
、消費電力に起因する熱的問題、歩留からくるコストの
問題等のため一定の限界が存在する。また機器として多
品種少量生産の傾向にあることから汎用性のあるレベル
でデバイスの集積度をとどめているのが現状である。そ
こでこの様な限界を越えて機器の小型、薄型、高密度化
を更に促進するためには、直接基板上に複数個のＩＣ，
ＬＳＩ等のチップを搭載することにより部品をモジュー
ル化、ユニット化する実装技術が必要である。この技術
の１方式としてテープキャリア方式を用いた半導体チッ
プのアウターリードボンディング技術がある。この方式
は基板へのデバイスの搭載直前に自動検査工程を導入で
きるため良品のみを基板へ実装することができ、チップ
数の増加とともに急激にトータル歩留が低下するマルチ
チップボンデインクの最大の欠点を有効に改善すること
ができる。しかも直接基板へデバイスを搭載するため、
高密度化を図ることができ、自動化にも適するという特
徴を有している。
して半導体素子の開発により対処してきている。しかし
半導体素子１チツプで全機能を果すことは信頼性の問題
、消費電力に起因する熱的問題、歩留からくるコストの
問題等のため一定の限界が存在する。また機器として多
品種少量生産の傾向にあることから汎用性のあるレベル
でデバイスの集積度をとどめているのが現状である。そ
こでこの様な限界を越えて機器の小型、薄型、高密度化
を更に促進するためには、直接基板上に複数個のＩＣ，
ＬＳＩ等のチップを搭載することにより部品をモジュー
ル化、ユニット化する実装技術が必要である。この技術
の１方式としてテープキャリア方式を用いた半導体チッ
プのアウターリードボンディング技術がある。この方式
は基板へのデバイスの搭載直前に自動検査工程を導入で
きるため良品のみを基板へ実装することができ、チップ
数の増加とともに急激にトータル歩留が低下するマルチ
チップボンデインクの最大の欠点を有効に改善すること
ができる。しかも直接基板へデバイスを搭載するため、
高密度化を図ることができ、自動化にも適するという特
徴を有している。
従来のテープキャリア方式を用いたアウターリードボン
ディング技術について図面とともに以下に説明する。
ディング技術について図面とともに以下に説明する。
アウターリードボンデインクはテープ表面のリード線先
端に半導体チップ面の電極がインナーリードボンディン
グされた状態から開始される。第１図は従来のアウター
リードボンディング工程及び装置を示す構成図である。
端に半導体チップ面の電極がインナーリードボンディン
グされた状態から開始される。第１図は従来のアウター
リードボンディング工程及び装置を示す構成図である。
インナーリードボンディングの後、アウターリードボン
デインクのためにテープ本体から半導体チップＭをリー
ドＬが固着された状態で切り取る工程を第１図（４）に
示すリボンディング装置はり−ドＬをフォーミング（成
形）するための成形上型１と成形下型２及び切断金型３
より成る。リードＬがパターン形成されたテープ４はダ
イ５及びテープクランプ６間を給送され、ボンディング
位置で固定される。テープ４が固定されると切断金型３
によりリードＬが両端位置で切断され、半導体チップＭ
が切り出される。
デインクのためにテープ本体から半導体チップＭをリー
ドＬが固着された状態で切り取る工程を第１図（４）に
示すリボンディング装置はり−ドＬをフォーミング（成
形）するための成形上型１と成形下型２及び切断金型３
より成る。リードＬがパターン形成されたテープ４はダ
イ５及びテープクランプ６間を給送され、ボンディング
位置で固定される。テープ４が固定されると切断金型３
によりリードＬが両端位置で切断され、半導体チップＭ
が切り出される。
この工程をエフサイズ工程と称す。切り離された半導体
チップＭは第１図［Ｆ］）に示す如く成形上型１と成形
下型２の型締めによりリードＬがフォーミングされる。
チップＭは第１図［Ｆ］）に示す如く成形上型１と成形
下型２の型締めによりリードＬがフォーミングされる。
リードＬの７オーミングは半導体チップＭのエツジとリ
ードＬの接触による短絡を防止するために重要である。
ードＬの接触による短絡を防止するために重要である。
この工程をフォーミング工程と称す。リードフォーミン
グされた半導体チップＭは成形上型１に設けられた真空
吸着機構７により一旦保持された後、成形上型１ととも
に配線基板Ｈ上へ移送されるかあるいは成形下型２が移
動して配線基板Ｈな半導体チップＭの直下へ搬送するこ
とにより、第１図りに示す如く配置される。この工程を
トランスフ１工程と称す。半導体チップＭは位置合わせ
後、成形上型１から離れ、第１図（ハ）に示す如く配線
基板Ｈ上に載置される。
グされた半導体チップＭは成形上型１に設けられた真空
吸着機構７により一旦保持された後、成形上型１ととも
に配線基板Ｈ上へ移送されるかあるいは成形下型２が移
動して配線基板Ｈな半導体チップＭの直下へ搬送するこ
とにより、第１図りに示す如く配置される。この工程を
トランスフ１工程と称す。半導体チップＭは位置合わせ
後、成形上型１から離れ、第１図（ハ）に示す如く配線
基板Ｈ上に載置される。
この工程をボジショニング工程と称す。成形上型ｌ及び
成形下型２け次に送られてくる半導体チップＭ′をアウ
ターリードボンデインクするため、元の位置へ復帰する
。これを第１図面に示し、この工程を金型帰還工程と称
す。配線基板Ｈは次のステージに移動され、半導体チッ
プＭはツールポンド法またはリフローノルダ法によりリ
ードＬと配線基板Ｈ上のポンディングパッド間がボンデ
ィングされる。
成形下型２け次に送られてくる半導体チップＭ′をアウ
ターリードボンデインクするため、元の位置へ復帰する
。これを第１図面に示し、この工程を金型帰還工程と称
す。配線基板Ｈは次のステージに移動され、半導体チッ
プＭはツールポンド法またはリフローノルダ法によりリ
ードＬと配線基板Ｈ上のポンディングパッド間がボンデ
ィングされる。
上記工程から成るアウターリードボンディング方式では
、リードＬをフォーミングするための成形上型１または
成形下型２は７オーミングのための上下動以外にアウタ
ーリードボンディングのために横方向へも移動すること
となυ、数十μｍ厚のリードＬの成形を行なう金型とし
ては好ましいものではなく、金型の寿命及び精度維持に
問題を残す結果となる。また上記各工程は自動化ライン
に於いて同一ステージでシリーズに行なわれ、リードと
ポンプインクパッドを７・ンダ等で接着するアウターリ
ードボンディング工程は別のステージで行なわれている
ｏ１工程所要時間は例えばエフサイズ工程１秒、フォー
ミング工程１秒、トランスファ工程１秒、ボジショニン
グ工程２秒、金型帰還工程１秒とすると半導体チップ１
個について計６秒のボンディング前製作時間が必要とな
る。
、リードＬをフォーミングするための成形上型１または
成形下型２は７オーミングのための上下動以外にアウタ
ーリードボンディングのために横方向へも移動すること
となυ、数十μｍ厚のリードＬの成形を行なう金型とし
ては好ましいものではなく、金型の寿命及び精度維持に
問題を残す結果となる。また上記各工程は自動化ライン
に於いて同一ステージでシリーズに行なわれ、リードと
ポンプインクパッドを７・ンダ等で接着するアウターリ
ードボンディング工程は別のステージで行なわれている
ｏ１工程所要時間は例えばエフサイズ工程１秒、フォー
ミング工程１秒、トランスファ工程１秒、ボジショニン
グ工程２秒、金型帰還工程１秒とすると半導体チップ１
個について計６秒のボンディング前製作時間が必要とな
る。
本発明は上述のアウターリードボンディング方式の問題
点を解消し、成形のための上下型が上下方向のみの動作
に設定され、ポンディング前製作時間が半減される新規
有用な半導体装置のボンディング方式を提供することを
目的とするものである０ 第２図は本発明の１実施例を示すテープキャリアデバイ
スの平面図である。
点を解消し、成形のための上下型が上下方向のみの動作
に設定され、ポンディング前製作時間が半減される新規
有用な半導体装置のボンディング方式を提供することを
目的とするものである０ 第２図は本発明の１実施例を示すテープキャリアデバイ
スの平面図である。
搬送用テープ４上にはり−ドＬが配設され、このリード
Ｌの一端が半導体チップＭにインナーボンディングされ
る。両端のり−ドＬは半導体チップＭの隅部付近で銅箔
等の金属剤から成るタイバー８の片端に連結され、タイ
バー８の他端はフィルム４に固定されている０このタイ
バー８はり一ドＬのパターン形成と同時にフォトエツチ
ングで形成するかあるいは打抜き、メッキ等のアディテ
イブ方式で形成され、リードＬ及び半導体チップＭをテ
ープに支持する支持体となる。微小化を考慮するとタイ
バー８はフォトエツチングで形成するのが望ましい。
Ｌの一端が半導体チップＭにインナーボンディングされ
る。両端のり−ドＬは半導体チップＭの隅部付近で銅箔
等の金属剤から成るタイバー８の片端に連結され、タイ
バー８の他端はフィルム４に固定されている０このタイ
バー８はり一ドＬのパターン形成と同時にフォトエツチ
ングで形成するかあるいは打抜き、メッキ等のアディテ
イブ方式で形成され、リードＬ及び半導体チップＭをテ
ープに支持する支持体となる。微小化を考慮するとタイ
バー８はフォトエツチングで形成するのが望ましい。
第３図はタイバー８の形成されたテープのフォーミング
後の平面図である。
後の平面図である。
テープ４は駆動用スプロケットに嵌合するスプロケット
ホール９が両側縁に穿設されておシ、スプロケットの回
転によって搬送される。半導体チップＭを載置し、イン
ナーリードポンディングが完了したテープ４を成形上型
と成形下型の間へ搬送固定し、タイバー８を残してリー
ドしの切断及びフォーミングを行なうことにより第３図
の如くエフサイズ及びフォーミング工程が終了する。こ
の時、半導体チップＭはタイバー８によりテープ４に保
持されている。この状態でテープ４はスプロケットの回
転により移動し、半導体チップ４はテープ４の移動に伴
なって別のステージへ送られる。次に半導体チップ４が
送られてきたステージには配線基板Ｈが配置されておシ
、配線基板Ｈ上へ半導体チップＭが位置決めされて載置
されるとともにタイバー８が切断されて半導体チップＭ
から除去される。この状態を第４図に示す。半導体チッ
プＭのリードしは配線基板Ｈ上のポンディングパッド１
０にツールボンド法あるいはり７０−ソルダ法でアウタ
ーリードポンディングされる。
ホール９が両側縁に穿設されておシ、スプロケットの回
転によって搬送される。半導体チップＭを載置し、イン
ナーリードポンディングが完了したテープ４を成形上型
と成形下型の間へ搬送固定し、タイバー８を残してリー
ドしの切断及びフォーミングを行なうことにより第３図
の如くエフサイズ及びフォーミング工程が終了する。こ
の時、半導体チップＭはタイバー８によりテープ４に保
持されている。この状態でテープ４はスプロケットの回
転により移動し、半導体チップ４はテープ４の移動に伴
なって別のステージへ送られる。次に半導体チップ４が
送られてきたステージには配線基板Ｈが配置されておシ
、配線基板Ｈ上へ半導体チップＭが位置決めされて載置
されるとともにタイバー８が切断されて半導体チップＭ
から除去される。この状態を第４図に示す。半導体チッ
プＭのリードしは配線基板Ｈ上のポンディングパッド１
０にツールボンド法あるいはり７０−ソルダ法でアウタ
ーリードポンディングされる。
以上により配線基板Ｈ上に半導体チップＭが搭載された
半導体装置を得ることができる。
半導体装置を得ることができる。
本実施例のボンディング方式に於いて、上下成形金型間
に搬送されたテープ４よシ半導体チップＭのリードＬを
テープから切断しかつフォーミングするために成形金型
は上下方向へ移動するが、リード切断された半導体チッ
プＭは再度テープ４に保持されて次のステージへ搬送さ
れ、従って成形金型は半導体チップＭを保持搬送する必
要がなく、上下動のみの動作でリードを切断及びフォー
ミングする。尚、成形金型は第１図に示したものを適用
することができる。タイバー８はり−ドＬと連結する以
外に直接半導体チップＭと連結して半導体チップＭ本体
を保持する構成としても良い。
に搬送されたテープ４よシ半導体チップＭのリードＬを
テープから切断しかつフォーミングするために成形金型
は上下方向へ移動するが、リード切断された半導体チッ
プＭは再度テープ４に保持されて次のステージへ搬送さ
れ、従って成形金型は半導体チップＭを保持搬送する必
要がなく、上下動のみの動作でリードを切断及びフォー
ミングする。尚、成形金型は第１図に示したものを適用
することができる。タイバー８はり−ドＬと連結する以
外に直接半導体チップＭと連結して半導体チップＭ本体
を保持する構成としても良い。
本実施例に於いて各工程所要時間を従来方式と対応させ
てポンディング前製作時間を求めると、本実施例ではエ
フサイズ・フォーミング工程とタイバーカット・ボジシ
ョニング工程が別のステージで同時進行するため、エフ
サイズ・フォーミンク工程とタイバーカットボジシッニ
ング工程２秒。
てポンディング前製作時間を求めると、本実施例ではエ
フサイズ・フォーミング工程とタイバーカット・ボジシ
ョニング工程が別のステージで同時進行するため、エフ
サイズ・フォーミンク工程とタイバーカットボジシッニ
ング工程２秒。
テープ搬送時間１秒で半導体チップ１個について計３秒
の時間となる。下表に本実施例と従来法の工程所要時間
を比較して示す。
の時間となる。下表に本実施例と従来法の工程所要時間
を比較して示す。
以上詳説した如く、本発明によればテープキャリアデバ
イスを非常に短時間に配線基板へ実装することができ、
ボンディング装置のリードフォーミング用金型も上下方
向のみの動作で済むため、金型精度が長期間安定に維持
され極めて薄いリードに対しても精度よくフォーミンク
を行なうことができる。従って、信頼性の高いＩＣ，Ｌ
ＳＩ等の半導体装置をより一層大量生産することが可能
となる。
イスを非常に短時間に配線基板へ実装することができ、
ボンディング装置のリードフォーミング用金型も上下方
向のみの動作で済むため、金型精度が長期間安定に維持
され極めて薄いリードに対しても精度よくフォーミンク
を行なうことができる。従って、信頼性の高いＩＣ，Ｌ
ＳＩ等の半導体装置をより一層大量生産することが可能
となる。
第１図（Ａ）Ｑ３）（Ｃ）Ｑ）ｌｌ）は従来のテープキ
ャリア方式を用いたアウターリードボンディング技術を
説明する工程説明図である。 第２図、第３図及び第４図は本発明の１実施例である半
導体装置のボンディング方式を説明する工程説明図であ
る。 Ｍ・・・半導体チップ、Ｌ・・・リード、Ｈ・・・配線
基板、１・・・成形上型、２・・・成形下型、３・・・
切断金型、４・・・テープ、５・・・ダイ、６・・・テ
ープクランプ、８・・・タイバー、１０・・・ボンディ
ングパッド（Ａ） ２ （０） （８） （Ｃ） （Ｅ）
ャリア方式を用いたアウターリードボンディング技術を
説明する工程説明図である。 第２図、第３図及び第４図は本発明の１実施例である半
導体装置のボンディング方式を説明する工程説明図であ
る。 Ｍ・・・半導体チップ、Ｌ・・・リード、Ｈ・・・配線
基板、１・・・成形上型、２・・・成形下型、３・・・
切断金型、４・・・テープ、５・・・ダイ、６・・・テ
ープクランプ、８・・・タイバー、１０・・・ボンディ
ングパッド（Ａ） ２ （０） （８） （Ｃ） （Ｅ）
Claims (1)
- １、長尺テープ状のフィルム表面に被着されたリード線
にインナーリードボンディングされた半導体チップの前
記リード線を前記フィルムよシ切り出して成形した後配
線基板に前記半導体チップを実装する半導体装置のボン
ディング方式に於いて、第１のステージで前記半導体チ
ップの前記リード線を前記フィルムより切り出して成形
するとともに前記半導体チップを前記フィルムに支持体
で保持して前記フィルムで第２のステージへ搬送し、該
第２のステージで前記支持体を切断除去するとともに前
記半導体チップの前記リード線を前記配線基板上ヘポン
ディングすることを特徴とする半導体装置のボンディン
グ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57021645A JPS58138062A (ja) | 1982-02-12 | 1982-02-12 | 半導体装置のボンデイング方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57021645A JPS58138062A (ja) | 1982-02-12 | 1982-02-12 | 半導体装置のボンデイング方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58138062A true JPS58138062A (ja) | 1983-08-16 |
Family
ID=12060787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57021645A Pending JPS58138062A (ja) | 1982-02-12 | 1982-02-12 | 半導体装置のボンデイング方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58138062A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02185046A (ja) * | 1988-12-21 | 1990-07-19 | Internatl Business Mach Corp <Ibm> | 電子素子の自動処理装置 |
-
1982
- 1982-02-12 JP JP57021645A patent/JPS58138062A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02185046A (ja) * | 1988-12-21 | 1990-07-19 | Internatl Business Mach Corp <Ibm> | 電子素子の自動処理装置 |
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