JPS58130497A - マスクｒｏｍ集積回路 - Google Patents
マスクｒｏｍ集積回路Info
- Publication number
- JPS58130497A JPS58130497A JP57013928A JP1392882A JPS58130497A JP S58130497 A JPS58130497 A JP S58130497A JP 57013928 A JP57013928 A JP 57013928A JP 1392882 A JP1392882 A JP 1392882A JP S58130497 A JPS58130497 A JP S58130497A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- chip select
- terminals
- mask rom
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスクＲＯＭ集積回路に係り、各種の記憶容量
を有するマスクＲＯＭ集積回路を共通のソケットに挿入
し、使用できるようにすることを目的とするものである
。
を有するマスクＲＯＭ集積回路を共通のソケットに挿入
し、使用できるようにすることを目的とするものである
。
一般にマイコン装置において各種プログラムや各種デー
タを収納したマスクＲＯＭ集積回路を別に形成し、これ
をマイコン装置に設けた共通のソケットに着脱自在に挿
入し、マイコン装置にそれぞれ上記マスクＲＯＭ集積回
路に収納された各種プログラム、各種データに応じた仕
事をさせるよ２ベージ うに構成したものが知られている。
タを収納したマスクＲＯＭ集積回路を別に形成し、これ
をマイコン装置に設けた共通のソケットに着脱自在に挿
入し、マイコン装置にそれぞれ上記マスクＲＯＭ集積回
路に収納された各種プログラム、各種データに応じた仕
事をさせるよ２ベージ うに構成したものが知られている。
ところでこの種のマイコン装置に使用するマスクＲＯＭ
集積回路はマイコン装置に設けられるソケットが予め決
定されると、それに合わせた形状及び外部端子を備えた
ものにしなけ扛ばならない。
集積回路はマイコン装置に設けられるソケットが予め決
定されると、それに合わせた形状及び外部端子を備えた
ものにしなけ扛ばならない。
したがって、マスクＲＯＭ集積回路の記憶容量をある値
以上に太きぐするともはやその端子数が多くなりすぎて
、上記共通のソケットに挿入し使用することができなく
なるという問題がある。
以上に太きぐするともはやその端子数が多くなりすぎて
、上記共通のソケットに挿入し使用することができなく
なるという問題がある。
たとえば第１図に示すように２４本の外部端子１〜２４
を有するマスクＲＯＭ集積回路を考えた場合アドレス環
子〜〜Ａ９．データ端子り。−Ｄ７゜電源端子ＶＤＤ、
ＧＮＤＩそれぞれ共通にし、その容量に応じて１８番端
子から２１番端子までをそれぞれ異ならせるようにして
いる。すなわち、８キロビツトのマスクＲＯＭ集積回路
ではこｎらの端子を全てチップセレクト端子８１〜Ｓ４
として利用し、１６キロビツトのマスクＲＯＭ集積回路
では１９番端子をアドレス端子Ａ１ｏ、１８番端子。
を有するマスクＲＯＭ集積回路を考えた場合アドレス環
子〜〜Ａ９．データ端子り。−Ｄ７゜電源端子ＶＤＤ、
ＧＮＤＩそれぞれ共通にし、その容量に応じて１８番端
子から２１番端子までをそれぞれ異ならせるようにして
いる。すなわち、８キロビツトのマスクＲＯＭ集積回路
ではこｎらの端子を全てチップセレクト端子８１〜Ｓ４
として利用し、１６キロビツトのマスクＲＯＭ集積回路
では１９番端子をアドレス端子Ａ１ｏ、１８番端子。
’２０番端子、２１番端子をチップセレクト端子転
３′°−ゝ ８１〜Ｓ３ として利用し、３２キロビツトのマスク
ＲＯＭ集積回路では１８番端子、１９番端子をアドレス
端子Ａ１ｏ、Ａ１１，２０番端子、２４番端子をチップ
セレクト端子Ｓ１．Ｓ２として利用し、６キロビツトの
マスクＲＯＭ集積回路では１８番端子、１９番端子、２
１番端子をアドレス端子Ａ１０”１１” １２．２ｏ番
端子をチップセレクト端子Ｓ１として利用している。し
たがって、これらの８キロビツトから６キロビツトのマ
スクＲＯＭ集積回路では２４本の外部端子を受けるソケ
ットにそれぞれ共通に着脱自在に装着して使用すること
が可能である。しかしながら１２８キロビツトのマスク
ＲＯＭ集積回路を考えた場合には１９番端子から２１番
端子までのすべてをアドレス端子Ａ１１〜Ａ１３に利用
しなければならないため結局チップセレクト端子をとる
ことができずそのままでは２４本の外部端子を受けるソ
ケットに装着できても実際には使用できないことになる
。したがって従来のマスクＲＯＭ集積回路ではこのよう
な場合必ず更に外部端子数の多いソケットヲ用意する必
要がありそれだけ共用性に欠けるという問題があった。
３′°−ゝ ８１〜Ｓ３ として利用し、３２キロビツトのマスク
ＲＯＭ集積回路では１８番端子、１９番端子をアドレス
端子Ａ１ｏ、Ａ１１，２０番端子、２４番端子をチップ
セレクト端子Ｓ１．Ｓ２として利用し、６キロビツトの
マスクＲＯＭ集積回路では１８番端子、１９番端子、２
１番端子をアドレス端子Ａ１０”１１” １２．２ｏ番
端子をチップセレクト端子Ｓ１として利用している。し
たがって、これらの８キロビツトから６キロビツトのマ
スクＲＯＭ集積回路では２４本の外部端子を受けるソケ
ットにそれぞれ共通に着脱自在に装着して使用すること
が可能である。しかしながら１２８キロビツトのマスク
ＲＯＭ集積回路を考えた場合には１９番端子から２１番
端子までのすべてをアドレス端子Ａ１１〜Ａ１３に利用
しなければならないため結局チップセレクト端子をとる
ことができずそのままでは２４本の外部端子を受けるソ
ケットに装着できても実際には使用できないことになる
。したがって従来のマスクＲＯＭ集積回路ではこのよう
な場合必ず更に外部端子数の多いソケットヲ用意する必
要がありそれだけ共用性に欠けるという問題があった。
本発明は以上のような従来の欠点を除去するものであり
、簡単な構成で容易にソケットヲ共用できる優れたマス
クＲＯＭ集積回路を提供するものである。
、簡単な構成で容易にソケットヲ共用できる優れたマス
クＲＯＭ集積回路を提供するものである。
以下、本発明のマスクＲＯＭ集積回路について一実施例
の図面とともに説明する。
の図面とともに説明する。
第２図は本発明のマスクＲＯＭ集積回路の一実施例のブ
ロックダイヤグラムである。第２図においてアドレス端
子Ａ。−Ａ１３はＸデコーダ１およびＹデコーダ３に接
続される。Ｘデコーダ１の出力でメモリー士ル２の行デ
ータが読出されＹデコーダ３の出力でメモリーセル２の
桁データが選択される。そしてＹデコーダ３で選択され
た出力は出力バッファ４［伝送される。出力バッファ−
４は電源端子■ＤＤ、ＧＮＤ間に接続さ！１−たチップ
セレクト回路５からのチップセレクト信号Ｃ８によって
制御され上記Ｙデコーダ３からの出力をデータ端子り。
ロックダイヤグラムである。第２図においてアドレス端
子Ａ。−Ａ１３はＸデコーダ１およびＹデコーダ３に接
続される。Ｘデコーダ１の出力でメモリー士ル２の行デ
ータが読出されＹデコーダ３の出力でメモリーセル２の
桁データが選択される。そしてＹデコーダ３で選択され
た出力は出力バッファ４［伝送される。出力バッファ−
４は電源端子■ＤＤ、ＧＮＤ間に接続さ！１−たチップ
セレクト回路５からのチップセレクト信号Ｃ８によって
制御され上記Ｙデコーダ３からの出力をデータ端子り。
−Ｄ７に出力する。
５ベー、７
尚、出力バッファ−４はトライステートバッファーによ
って構成さｎており、チップセレクト信号Ｃ８がたとえ
ばハイレベルの時、データー出力がハイ又はローレベル
となり、ローレベルのときハイインピーダンスとなって
Ｙデコーダ３とデータ一端子り。−Ｄ７ の間を切離す
ように作用する。
って構成さｎており、チップセレクト信号Ｃ８がたとえ
ばハイレベルの時、データー出力がハイ又はローレベル
となり、ローレベルのときハイインピーダンスとなって
Ｙデコーダ３とデータ一端子り。−Ｄ７ の間を切離す
ように作用する。
またチップセレクト回路５はたとえば第３図に示すよう
に構成されている。ｔなわち、チップセレクト回路５は
小容量コンデンサＣと抵抗Ｒ，インバータ６、ＡＮＤゲ
ーデーによって構成されており、第３図に示すように結
線されている。第３図において電源端子■ＤＤ、ＧＮＤ
間に印加される電圧ｖＤＤが第４図Ａに示すように立上
るとインバータ６の入力側すなわち抵抗Ｒとコンデンサ
Ｃの接続点に第４図Ｂに示すような微分波形が現われる
。インバータ６０入力側に現われた微分波形はインバー
タ６によって検出、増幅２反転されてＡＮＤゲーデーの
一方の入力端に印加される。ＡＮＤゲーデーの他方の入
力端Ｖｃ（ｄ電源電圧ｖＤＤが印加さｔているので、結
局ＡＮＤゲート７の出６ベーノ カ端には第４図Ｃに示すように電源立上り時より僅かに
遅れて立上るチップセレクト信号ｃｓが出 力
することになる。すなわち、チップセレクト信号Ｃ８は
抵抗Ｒ，コンデンサＣによって決定される〒定時間違れ
て立上ることになる。したがって、このチップセレクト
信号ｃｓが出力バッファ−４に印加される頃にはすでに
電源電圧■ＤＤが所定の値に達しておりＸデコーダ１、
Ｙデコーダ２、化カバソファー４等のすべての回路が安
定動作可能な状態にある。そのため、アドレス信号Ａ。
に構成されている。ｔなわち、チップセレクト回路５は
小容量コンデンサＣと抵抗Ｒ，インバータ６、ＡＮＤゲ
ーデーによって構成されており、第３図に示すように結
線されている。第３図において電源端子■ＤＤ、ＧＮＤ
間に印加される電圧ｖＤＤが第４図Ａに示すように立上
るとインバータ６の入力側すなわち抵抗Ｒとコンデンサ
Ｃの接続点に第４図Ｂに示すような微分波形が現われる
。インバータ６０入力側に現われた微分波形はインバー
タ６によって検出、増幅２反転されてＡＮＤゲーデーの
一方の入力端に印加される。ＡＮＤゲーデーの他方の入
力端Ｖｃ（ｄ電源電圧ｖＤＤが印加さｔているので、結
局ＡＮＤゲート７の出６ベーノ カ端には第４図Ｃに示すように電源立上り時より僅かに
遅れて立上るチップセレクト信号ｃｓが出 力
することになる。すなわち、チップセレクト信号Ｃ８は
抵抗Ｒ，コンデンサＣによって決定される〒定時間違れ
て立上ることになる。したがって、このチップセレクト
信号ｃｓが出力バッファ−４に印加される頃にはすでに
電源電圧■ＤＤが所定の値に達しておりＸデコーダ１、
Ｙデコーダ２、化カバソファー４等のすべての回路が安
定動作可能な状態にある。そのため、アドレス信号Ａ。
〜Ａ１３によって選択されたデータが出力バッファー４
を介して正確にデータラインＤ。−Ｄ７に伝送されるこ
とになる。すなわち、アドレス信号Ａ。
を介して正確にデータラインＤ。−Ｄ７に伝送されるこ
とになる。すなわち、アドレス信号Ａ。
〜Ａ１３は第４図りに示すように入力され、データライ
ンには第４図Ｅに示すように各データが出方する。
ンには第４図Ｅに示すように各データが出方する。
このように上記実施例によればチップセレクト回路５を
点線で示すようにマスクＲＯＭ集積回路内に内蔵してお
り、したがって外部端子としては１４本のアドレス端子
Ａ。−Ａ１３，８本のデータ７ペーノ 端子り。−Ｄ７．２本の電源端子ＶＤＤ 、 Ｇ Ｎ
Ｄを設けるだけで１２８キロビツトのマスクＲＯＭ集
積回路を構成することができ、２４本の外部端子を受け
るソケットに従来と同じように装着して使用することが
できる。
点線で示すようにマスクＲＯＭ集積回路内に内蔵してお
り、したがって外部端子としては１４本のアドレス端子
Ａ。−Ａ１３，８本のデータ７ペーノ 端子り。−Ｄ７．２本の電源端子ＶＤＤ 、 Ｇ Ｎ
Ｄを設けるだけで１２８キロビツトのマスクＲＯＭ集
積回路を構成することができ、２４本の外部端子を受け
るソケットに従来と同じように装着して使用することが
できる。
第５図は上記実施例のマスクＲＯＭ集積回路を実際に２
４本の外部端子を受けるソケットに装着して使用する場
合の具体的な結線図を示している。
４本の外部端子を受けるソケットに装着して使用する場
合の具体的な結線図を示している。
アドレス端子へ〇〜Ａ１３．データ端子Ｄ０〜Ｄ７ばそ
れぞれ公知の方法によりマイコン装置のアドレス、デー
タバスに接続される。そして、一方の電源端子ＧＮＤも
同様に電源ラインの一方に接続される。他方の電源端子
■ＤＤはトランジスタ０１を介して他方の電源ライン■
ＤＤｏに接続する。トランジスタＱ１のベースは抵抗Ｒ
２ヲ介して上記電源ラインＶＤＤｏに接続すると共に抵
抗Ｒ１，コンデンサＣ１より成る並列回路を介してマイ
コン装置のチップセレクト信号ラインＳに接続する。
れぞれ公知の方法によりマイコン装置のアドレス、デー
タバスに接続される。そして、一方の電源端子ＧＮＤも
同様に電源ラインの一方に接続される。他方の電源端子
■ＤＤはトランジスタ０１を介して他方の電源ライン■
ＤＤｏに接続する。トランジスタＱ１のベースは抵抗Ｒ
２ヲ介して上記電源ラインＶＤＤｏに接続すると共に抵
抗Ｒ１，コンデンサＣ１より成る並列回路を介してマイ
コン装置のチップセレクト信号ラインＳに接続する。
マイコン装置がアドレスに所定のアドレスを設定し、チ
ップセレクト信号Ｓをローレベルにするとトランジスタ
Ｑ１のペースに抵抗Ｒ１，コンデンサＣ１ヲ介してベー
ス電流が流れるためトランジスタＱ１がオンしマスクＲ
ＯＭ集積回路の電源端子■ＤＤに所定の電源電圧ｖＤＤ
ｏが印加される。
ップセレクト信号Ｓをローレベルにするとトランジスタ
Ｑ１のペースに抵抗Ｒ１，コンデンサＣ１ヲ介してベー
ス電流が流れるためトランジスタＱ１がオンしマスクＲ
ＯＭ集積回路の電源端子■ＤＤに所定の電源電圧ｖＤＤ
ｏが印加される。
電源端子■ＤＤに所定の電源電圧が印加されると前述し
たようにマスクＲＯＭ集積回路内に設けたチップセレク
ト回路が動作しアドレス端子Ａ。〜Ａ１３に印加された
信号に応じてデータ端子り。〜Ｄ７より所定のデータが
出方される。
たようにマスクＲＯＭ集積回路内に設けたチップセレク
ト回路が動作しアドレス端子Ａ。〜Ａ１３に印加された
信号に応じてデータ端子り。〜Ｄ７より所定のデータが
出方される。
以上、実施例より明らかなように本発明のマスクＲＯＭ
集積回路は電源端子に印加される電源電圧の立上りを検
出してチップセレクト信号を出力するチップセレクト回
路を内蔵したものでありチップセレクト信号を印加する
ためのチップセレクト端子を別個に外部端子として設け
る必要がなく、そ扛だけ端子数を少なくすることができ
、したがって共通のソケットに挿入して使用できるマス
クＲＯＭ集積回路の種類をそれだけ多ぐすることができ
、実用上きわめて有利なものである。
集積回路は電源端子に印加される電源電圧の立上りを検
出してチップセレクト信号を出力するチップセレクト回
路を内蔵したものでありチップセレクト信号を印加する
ためのチップセレクト端子を別個に外部端子として設け
る必要がなく、そ扛だけ端子数を少なくすることができ
、したがって共通のソケットに挿入して使用できるマス
クＲＯＭ集積回路の種類をそれだけ多ぐすることができ
、実用上きわめて有利なものである。
尚、実施例では２４本の外部端子を有するマス９ベ−ン
クＲＯＭ集積回路について説明したが２８本その他の外
部端子を有するマスクＲＯＭ集積回路にも同様に適用す
ることが可能である。
部端子を有するマスクＲＯＭ集積回路にも同様に適用す
ることが可能である。
また、実施例ではチップセレクト回路５を抵抗Ｒ，コン
デンサＣ，インバータｅ、ＡＮＤゲーデーによって構成
しているがその他の回路構成によって構成することも可
能である。
デンサＣ，インバータｅ、ＡＮＤゲーデーによって構成
しているがその他の回路構成によって構成することも可
能である。
第１図は従来のマスクＲＯＭ集積回路を説明するための
概略図、第２図は本発明のマスクＲＯＭ集積回路におけ
る一実施例のブロックダイヤグラム、第３図は同要部の
具体的な電気的結線図、第４図は同回路の動作を説明す
るための各部の波形図、第６図は同集積回路の使用例を
示す要部の回路図である。 １・・・・・・ｘデコーダ、２・・・・・・メモリーセ
ル、３・・・・・・Ｙデコーダ、４・・・・・・出力バ
ッファー、５・・・・・・チップセレクト回路、６・・
・・・・インバータ、７・・・・・・ＡＮＤゲート、Ｃ
１Ｃ１・−・・・・コンデンサ、Ｒ，Ｒ１・・・−・抵
抗、Ｑｌ ・・・・・・トランク１０、−ジ スタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 θ／ｌ Ｉ６ｋ ３２ｋ １４Ｋ ／２θ
に第３図 み。 １１Ｋ４図 第２図 ５２４−
概略図、第２図は本発明のマスクＲＯＭ集積回路におけ
る一実施例のブロックダイヤグラム、第３図は同要部の
具体的な電気的結線図、第４図は同回路の動作を説明す
るための各部の波形図、第６図は同集積回路の使用例を
示す要部の回路図である。 １・・・・・・ｘデコーダ、２・・・・・・メモリーセ
ル、３・・・・・・Ｙデコーダ、４・・・・・・出力バ
ッファー、５・・・・・・チップセレクト回路、６・・
・・・・インバータ、７・・・・・・ＡＮＤゲート、Ｃ
１Ｃ１・−・・・・コンデンサ、Ｒ，Ｒ１・・・−・抵
抗、Ｑｌ ・・・・・・トランク１０、−ジ スタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 θ／ｌ Ｉ６ｋ ３２ｋ １４Ｋ ／２θ
に第３図 み。 １１Ｋ４図 第２図 ５２４−
Claims (1)
- 電源電圧の立上りを検出してチップセレクト信号を発生
するチップセレクト信号発生回路が内蔵され、外部端子
としてチップセレクト信号印加用のチップセレクト端子
が引出されていないことを特徴とするマスクＲＯＭ集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013928A JPS58130497A (ja) | 1982-01-29 | 1982-01-29 | マスクｒｏｍ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57013928A JPS58130497A (ja) | 1982-01-29 | 1982-01-29 | マスクｒｏｍ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58130497A true JPS58130497A (ja) | 1983-08-03 |
Family
ID=11846837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57013928A Pending JPS58130497A (ja) | 1982-01-29 | 1982-01-29 | マスクｒｏｍ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58130497A (ja) |
-
1982
- 1982-01-29 JP JP57013928A patent/JPS58130497A/ja active Pending
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