JPS58125284A - メモリのアクセス方法 - Google Patents
メモリのアクセス方法Info
- Publication number
- JPS58125284A JPS58125284A JP597182A JP597182A JPS58125284A JP S58125284 A JPS58125284 A JP S58125284A JP 597182 A JP597182 A JP 597182A JP 597182 A JP597182 A JP 597182A JP S58125284 A JPS58125284 A JP S58125284A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- bits
- data
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、所定複数ビット単位でアドレス付ケサれたコ
ンビ２−夕のメモリ内容を、簡単にビット単位に書き変
える処理に適したメモリアクセス方法に関する。
ンビ２−夕のメモリ内容を、簡単にビット単位に書き変
える処理に適したメモリアクセス方法に関する。
一般にコンビ轟−夕のメモリの読み書きは、アドレスを
アドレス／でスを介して当咳メモリに与え、データバス
を介して、ｃｐｔｔ （中央処ＣＰＵ理装ｆｉｔ）のレ
ジスタの内容をメモリの該アドレス内に参込み、または
メモリの骸アドレス内の記憶内容をＣＰＵのレジスタに
読出すという手段管とる。データバスは、ＣＰＵに固有
の幅をもち、通常ζ１氏５２ビツト岬で構成される。こ
のデータバス幅のビット数？４つデータは、ワードと呼
ばれ、通常、メモリのアクセスはワード単位又はバイト
（８ビツト）単位で行なわれる。すなわち、従来は、メ
モリの読み書き（メモリとＣＰＵ内レジしタ間のデータ
のやりと夛）は、ワード単位またはバイト単位であり、
ビット単位の読み書きを行うには、まずメモリの内容を
ワード又はバイト単位で読み、その内容管変更−その後
メモリに書きこむというソフトウェア処理を必要とした
。
アドレス／でスを介して当咳メモリに与え、データバス
を介して、ｃｐｔｔ （中央処ＣＰＵ理装ｆｉｔ）のレ
ジスタの内容をメモリの該アドレス内に参込み、または
メモリの骸アドレス内の記憶内容をＣＰＵのレジスタに
読出すという手段管とる。データバスは、ＣＰＵに固有
の幅をもち、通常ζ１氏５２ビツト岬で構成される。こ
のデータバス幅のビット数？４つデータは、ワードと呼
ばれ、通常、メモリのアクセスはワード単位又はバイト
（８ビツト）単位で行なわれる。すなわち、従来は、メ
モリの読み書き（メモリとＣＰＵ内レジしタ間のデータ
のやりと夛）は、ワード単位またはバイト単位であり、
ビット単位の読み書きを行うには、まずメモリの内容を
ワード又はバイト単位で読み、その内容管変更−その後
メモリに書きこむというソフトウェア処理を必要とした
。
以下、図面を用いて、データバス幅が１バイトのＣＰＵ
ｆ）場合を例にして説明する。
ｆ）場合を例にして説明する。
第１図は、従来のＣＮＪとメモリの関係１示すブロック
図で、１はｃｐｕ、’ｉＢデータバス、３はアドレスバ
ス、４は読み書き切換信号線、５は双方向バッファ、６
はメモリ、７はメモリ選択信号線、８はデコーダ、９．
１０はそれぞれメモリの書込み、Ｐ込みに使うデータバ
ス、１１ハアドレスの下位部分を供給するアドレスノ（
スの一部でメモリを１バイトごとにアドレス付けするの
に用いる。第２図は第１図に示したメモリ６近傍詳細図
で、このメモリはデータノ（スのビット叡と回数すなわ
ち８個のＬＳＩメモリチップ（例えば日立製作断裂ＨＭ
−６１４７）で構成され、これらのＬＳＩはそれぞれ
データバス９．１０の各ビット線に接続されている。メ
モリ６にＣＰＵ内レジスタの内容を書込む場合、ＣｐＵ
ｌからメモリ６のアドレスをアドレスバス５に出力する
。このアドレスはデコーダ８によりデコードされ、メモ
リ選択信号線７に送られてメモリ６を読み１１き可能な
状態にする。同時にアドレスの下位部分をアドレスバス
１１によりメモリ６に供給し、データを書きこむアドレ
スを選択する。積み書き切換信号線４には、書込みに切
換える信号を出力し、双方向バッファ５とメモリ６に供
給する。
図で、１はｃｐｕ、’ｉＢデータバス、３はアドレスバ
ス、４は読み書き切換信号線、５は双方向バッファ、６
はメモリ、７はメモリ選択信号線、８はデコーダ、９．
１０はそれぞれメモリの書込み、Ｐ込みに使うデータバ
ス、１１ハアドレスの下位部分を供給するアドレスノ（
スの一部でメモリを１バイトごとにアドレス付けするの
に用いる。第２図は第１図に示したメモリ６近傍詳細図
で、このメモリはデータノ（スのビット叡と回数すなわ
ち８個のＬＳＩメモリチップ（例えば日立製作断裂ＨＭ
−６１４７）で構成され、これらのＬＳＩはそれぞれ
データバス９．１０の各ビット線に接続されている。メ
モリ６にＣＰＵ内レジスタの内容を書込む場合、ＣｐＵ
ｌからメモリ６のアドレスをアドレスバス５に出力する
。このアドレスはデコーダ８によりデコードされ、メモ
リ選択信号線７に送られてメモリ６を読み１１き可能な
状態にする。同時にアドレスの下位部分をアドレスバス
１１によりメモリ６に供給し、データを書きこむアドレ
スを選択する。積み書き切換信号線４には、書込みに切
換える信号を出力し、双方向バッファ５とメモリ６に供
給する。
ＣｐＵ内レジスタの内容は、データバス２に出力され、
双方向バッファ５、データバス９を介してメモリ６内の
指定したアドレスに８ビット同時に書込まれる。
双方向バッファ５、データバス９を介してメモリ６内の
指定したアドレスに８ビット同時に書込まれる。
上記第１．２図に示した従来例で、メモリの内容を書き
変える際のソフトウェア処理を、第３図のフローチャー
トにより説明する。この図は、メモリのあるアドレス内
の内容を下位４ビツトのみ書き変える処理を示す、まず
書き変えたいアドレスの内容２ＣｐＵ内のレジスタに読
込む。つぎに読込んだデータの下位４ピツ）ｔクリアし
７て零にする。次に、あらかじめ用意しである書き変え
る下位４ビツトの情報との論理和をとる。こうしてメモ
リの所定アドレス内にあった８ビツトの内容の下位４ビ
ツトのみ−を所望の如く書き変えたデータがＣＰＵ内レ
ジスタに得られる。最後に、このＣＰＵ内レジスタの内
容をメモリ６内の書き変えたいアドレスに書込んで処理
を終える。メモリの一つのアドレスを書き変えるだけで
上記の如き処理が必要で、多くのアドレスの内容を書き
変えるには、上記処理を書き変えたいアドレスの数だけ
繰返さねばならず、長い処理時間を要する。
変える際のソフトウェア処理を、第３図のフローチャー
トにより説明する。この図は、メモリのあるアドレス内
の内容を下位４ビツトのみ書き変える処理を示す、まず
書き変えたいアドレスの内容２ＣｐＵ内のレジスタに読
込む。つぎに読込んだデータの下位４ピツ）ｔクリアし
７て零にする。次に、あらかじめ用意しである書き変え
る下位４ビツトの情報との論理和をとる。こうしてメモ
リの所定アドレス内にあった８ビツトの内容の下位４ビ
ツトのみ−を所望の如く書き変えたデータがＣＰＵ内レ
ジスタに得られる。最後に、このＣＰＵ内レジスタの内
容をメモリ６内の書き変えたいアドレスに書込んで処理
を終える。メモリの一つのアドレスを書き変えるだけで
上記の如き処理が必要で、多くのアドレスの内容を書き
変えるには、上記処理を書き変えたいアドレスの数だけ
繰返さねばならず、長い処理時間を要する。
一例として、メモリ６ ｔ ＣＲＴディスプレイの表示
用メモリとして使用した場合について、第４．５図で説
明する。第４図はＣＲＴ Ｉ／Ｃ” ＨＩＪＨ−の４文
字管表示した図、第５図は、この時の表示用メモリに書
かれている内容を示す。＠Ｈｍと＠Ｋ”は横方向６ドツ
ト、′Ｉ”は５ドツト・Ｊ−は４ド、トを使っている。
用メモリとして使用した場合について、第４．５図で説
明する。第４図はＣＲＴ Ｉ／Ｃ” ＨＩＪＨ−の４文
字管表示した図、第５図は、この時の表示用メモリに書
かれている内容を示す。＠Ｈｍと＠Ｋ”は横方向６ドツ
ト、′Ｉ”は５ドツト・Ｊ−は４ド、トを使っている。
これは文章として見易くするため、各文字に均一なドツ
ト幅管与えず、必要なドツト幅管与えるプロボータ１ナ
ル・スペーシングと呼ばれる方式である。
ト幅管与えず、必要なドツト幅管与えるプロボータ１ナ
ル・スペーシングと呼ばれる方式である。
表示画面の横方向には誇バイトを割当て、左上から右下
へと第５図に示すように、第１行にζ１．２・・・、第
２行に柊、外＋１、鴇＋２・・・、第３行に２ｎ、 ２
ｎ ＋ １．２％＋２・・・の如くアドレス付けしてい
る。第５図中の実線はバイト（この場合は同時に番地）
境界、破線はビット境界１示す。
へと第５図に示すように、第１行にζ１．２・・・、第
２行に柊、外＋１、鴇＋２・・・、第３行に２ｎ、 ２
ｎ ＋ １．２％＋２・・・の如くアドレス付けしてい
る。第５図中の実線はバイト（この場合は同時に番地）
境界、破線はビット境界１示す。
第５図の様な内容をメモリに書込む過程で、＠Ｂ１１１
１のデータを書きこんだ後、°ノ°のデータ金書込む時
に、先に書込んだ°Ｉｍのデータを残す必要があるため
、上記したメモリのあるアドレスの内容の下位ビットの
み書き変える処理が必要となる。この場合、アドレス（
％＋１）からルおきに（７％＋１）まで、第３図に示し
た処理を７回繰返さなければならない。例えば英文ワー
ドプロセサのように、文字の表示が多い場合には、かか
る処理に長時間を要し、大きな障害となりていた。
１のデータを書きこんだ後、°ノ°のデータ金書込む時
に、先に書込んだ°Ｉｍのデータを残す必要があるため
、上記したメモリのあるアドレスの内容の下位ビットの
み書き変える処理が必要となる。この場合、アドレス（
％＋１）からルおきに（７％＋１）まで、第３図に示し
た処理を７回繰返さなければならない。例えば英文ワー
ドプロセサのように、文字の表示が多い場合には、かか
る処理に長時間を要し、大きな障害となりていた。
すなわち、上記の如く、従来のワード単位、バイト雛位
でメモリｔアクセスする方式では、１ワード内、１バイ
ト内の特定のビットだけｔ書き変える場合、多数回のソ
フトウェア処理に長い時間を要するという問題があった
。
でメモリｔアクセスする方式では、１ワード内、１バイ
ト内の特定のビットだけｔ書き変える場合、多数回のソ
フトウェア処理に長い時間を要するという問題があった
。
本発明の目的は、従来の１うに長い処！ｌｔ行なわずに
、所望アドレス内の任意のビットに等異にアクセスでき
るメモリのアクセス方法會提。
、所望アドレス内の任意のビットに等異にアクセスでき
るメモリのアクセス方法會提。
供することにある。
上記目的を達成するために本発明においてはミ従来の如
く、アドレス同各ビットに対応する全メモリチップを一
括して制御する方式の代）に、アドレス内のそれぞれの
ビットに対応する各メモリチップ内部のメモリセルを、
アドレス信号によって選択するために各チップに到る回
路管個別に独立して断続する手段を設け、この手段・を
制御して任意特定回路のみを接続させる制御信号を、書
き変え可能な信号保持手段に保持させ、その制御下で所
望アドレス内の任意特定ビットのみにアクセスできるＬ
うにし、従来ソフトウェアに依存していた処理の一部會
、前記保。
く、アドレス同各ビットに対応する全メモリチップを一
括して制御する方式の代）に、アドレス内のそれぞれの
ビットに対応する各メモリチップ内部のメモリセルを、
アドレス信号によって選択するために各チップに到る回
路管個別に独立して断続する手段を設け、この手段・を
制御して任意特定回路のみを接続させる制御信号を、書
き変え可能な信号保持手段に保持させ、その制御下で所
望アドレス内の任意特定ビットのみにアクセスできるＬ
うにし、従来ソフトウェアに依存していた処理の一部會
、前記保。
持手膜内の信号に制御された回路に肩代りさせる工うに
した。
した。
第６図は本発明実施例のＣＰＵとメモリの関係１示すブ
ロック図で、１２は８ビツトのラッチ、１Ｓはメモリ６
０個々のメモリチップの選択入力端子に接続された８ビ
ツトのラッチ出方信号線、■はアドレスデコーダで、ラ
ッチ１２にデータを書くときに選択信号線１５にラッチ
選択信号を一力し、データバス１６上のデータを２ツチ
１２ＪＫ、ＩＲ込み保持させる。その他の符号は第１図
の場合と同様である。この場合、メモリ選択信号＠７は
２ｙチ１２の出力制御に用い、メモリ６が選択されたと
き、ラッチ１２内に保持されているデータをラッチ出方
信号線１５を介して、メモリ６０個々のメモリチップの
選択入力端子に伝える。ラッチ１２にラッチされている
データが、満えは上位４ビツトが１１下位４ビットが０
であったとすると、メモリ６にデータを書込む際メモリ
６の下位４ビツトに対応するメモリチップのみが選択さ
れ、下位４ビツトのみを書き変えることができる。この
とき上位４ビツトに対応するメモリチップは選択されな
いため書き変えられない。
ロック図で、１２は８ビツトのラッチ、１Ｓはメモリ６
０個々のメモリチップの選択入力端子に接続された８ビ
ツトのラッチ出方信号線、■はアドレスデコーダで、ラ
ッチ１２にデータを書くときに選択信号線１５にラッチ
選択信号を一力し、データバス１６上のデータを２ツチ
１２ＪＫ、ＩＲ込み保持させる。その他の符号は第１図
の場合と同様である。この場合、メモリ選択信号＠７は
２ｙチ１２の出力制御に用い、メモリ６が選択されたと
き、ラッチ１２内に保持されているデータをラッチ出方
信号線１５を介して、メモリ６０個々のメモリチップの
選択入力端子に伝える。ラッチ１２にラッチされている
データが、満えは上位４ビツトが１１下位４ビットが０
であったとすると、メモリ６にデータを書込む際メモリ
６の下位４ビツトに対応するメモリチップのみが選択さ
れ、下位４ビツトのみを書き変えることができる。この
とき上位４ビツトに対応するメモリチップは選択されな
いため書き変えられない。
上記実施例でデータを書き変えるソフトウェア処理を第
７図の７ａ−チャートでａｆ！ｉＪする。
７図の７ａ−チャートでａｆ！ｉＪする。
まずメモリチップ選択用マスクビットバタンをラッチ１
２に書込む。例えば下位４ビツトのみ書き変えたい場合
は、図示の如く゛、上位４ビツトが１、下位４ビツトが
Ｏのマスクビットバタンをラッチ１２に書く。次に書き
変えるデータを、書き変えたいアドレスにストアすれば
、上位４ビツト対応メモリチツプはラッチ１２からの信
号で選択されないため内容がそのまま残り、下位４ビツ
トのみ書き変えられる。第７図フローチャートラ第５図
の従来のフローチャートと比較すると明らかに、処理が
簡単化されていることがわかる。第４．５図に例示した
場合、１Ｈ′″、“１′″をメモリに書込んだ後、°Ｊ
″を書込むのに、第３図フローチャートに示した処理管
７回繰返す必要があったが、本発明を実施すると、第７
図フローチャートの第１項であるメモリチップ選択用マ
スクビットバタンのラッチ１２への書込み管１回だけし
ておけば、第２項であるデータを書負変えたい番地にス
トアする処理１７回繰返すだけで工く、プログラムのサ
イズ、処理に要する時間ともはるかにわずかですむ。書
き変えデータ量が多ければ、その差はますます大きくな
る。
２に書込む。例えば下位４ビツトのみ書き変えたい場合
は、図示の如く゛、上位４ビツトが１、下位４ビツトが
Ｏのマスクビットバタンをラッチ１２に書く。次に書き
変えるデータを、書き変えたいアドレスにストアすれば
、上位４ビツト対応メモリチツプはラッチ１２からの信
号で選択されないため内容がそのまま残り、下位４ビツ
トのみ書き変えられる。第７図フローチャートラ第５図
の従来のフローチャートと比較すると明らかに、処理が
簡単化されていることがわかる。第４．５図に例示した
場合、１Ｈ′″、“１′″をメモリに書込んだ後、°Ｊ
″を書込むのに、第３図フローチャートに示した処理管
７回繰返す必要があったが、本発明を実施すると、第７
図フローチャートの第１項であるメモリチップ選択用マ
スクビットバタンのラッチ１２への書込み管１回だけし
ておけば、第２項であるデータを書負変えたい番地にス
トアする処理１７回繰返すだけで工く、プログラムのサ
イズ、処理に要する時間ともはるかにわずかですむ。書
き変えデータ量が多ければ、その差はますます大きくな
る。
第８図は本発明実施例のメモリ近傍詳細図で、破線で囲
った部分が第６図に示したラッチ１２．１７［）フリッ
プフロッ７’、１８ａ５ステートバッファで、出力は抵
抗に１りてプルアップし、メモリ６１にアクセスしない
時、すなわちメモリ選択信号線７が高レベルの時はディ
スエーブル状態となり、ラッチ１２のデータは出力信号
線１３に伝わらない。ラッチ１２にデータ會書込むとき
ラッチ選択信号の立上りエツジで、データバス１６のデ
ータがＤフリップフロップ１７に取込着れ保持される。
った部分が第６図に示したラッチ１２．１７［）フリッ
プフロッ７’、１８ａ５ステートバッファで、出力は抵
抗に１りてプルアップし、メモリ６１にアクセスしない
時、すなわちメモリ選択信号線７が高レベルの時はディ
スエーブル状態となり、ラッチ１２のデータは出力信号
線１３に伝わらない。ラッチ１２にデータ會書込むとき
ラッチ選択信号の立上りエツジで、データバス１６のデ
ータがＤフリップフロップ１７に取込着れ保持される。
メモリ６にデータを書くとき、メモリ選択信号線７が低
レベルとなり、Ｄフリップフロップ１７に保持されてい
るデータが、Ｓステートバッファ１８ヲ介してメモリチ
ップの選択入力端子に伝えられ、Ｄフリッププロップ出
力が低レベルにあるメモリチップのみか選択され、選択
されたチップにのみデータバス９ｔ−通りてデータが書
込まれる。この様にあらかじめラッチ１２のＤフリップ
プロップ１７に書込み保持させたデータに工ってメモリ
６を構成する個々のメモリチップのどれ管選択し、どれ
を選択しないかを個別に独立に任意に制御することがで
き、バイト単位でアドレス付けされたメモリであっても
１バイト内の任意特定ビットのみを書き変えることがで
きる。なお不実施例では、ラッチ１２は汎用ＩＣ１個と
抵抗８個で構成でき、原価上昇は極めて少ない。
レベルとなり、Ｄフリップフロップ１７に保持されてい
るデータが、Ｓステートバッファ１８ヲ介してメモリチ
ップの選択入力端子に伝えられ、Ｄフリッププロップ出
力が低レベルにあるメモリチップのみか選択され、選択
されたチップにのみデータバス９ｔ−通りてデータが書
込まれる。この様にあらかじめラッチ１２のＤフリップ
プロップ１７に書込み保持させたデータに工ってメモリ
６を構成する個々のメモリチップのどれ管選択し、どれ
を選択しないかを個別に独立に任意に制御することがで
き、バイト単位でアドレス付けされたメモリであっても
１バイト内の任意特定ビットのみを書き変えることがで
きる。なお不実施例では、ラッチ１２は汎用ＩＣ１個と
抵抗８個で構成でき、原価上昇は極めて少ない。
以上説明したように本発明によれば、ワード単位、バイ
ト朧位でメモリをアクセス方式のコンビ鼻−夕において
、１ワード内、１バイト内の特定ビットのみを書き変え
ることが、極めて簡単なソフトウェア処理で可能となる
効果が得られ、書き変えるメモリの大きさが大きくなる
ほどその効果は顕著になり、しかも本発明実施のための
原価上昇は極めて少なへ。
ト朧位でメモリをアクセス方式のコンビ鼻−夕において
、１ワード内、１バイト内の特定ビットのみを書き変え
ることが、極めて簡単なソフトウェア処理で可能となる
効果が得られ、書き変えるメモリの大きさが大きくなる
ほどその効果は顕著になり、しかも本発明実施のための
原価上昇は極めて少なへ。
なおデータバス幅８ビツトの実施例について説明したが
、データバス＠ＩＣ関係なく本発明を実施できるととＬ
明らかである。
、データバス＠ＩＣ関係なく本発明を実施できるととＬ
明らかである。
第１図は従来のコンピュータのメモリ回路のブロック図
、第２図はそのメモリの詳細図、第３図は従来のメモリ
書き変え処理のフローチャート、第４図はＣＲＴ文字表
示例図、第５図は同表示例に対応するメモリ内容を示す
図、第６図は本発明を実施したコンビ為−夕のメ毛り回
路のブロック図、第７図は本発明実施例におけるメモリ
書き変え処理のブローチャー）、第８１Ｅｌは本発明実
施例のメモリ詳細図である。 １・・・ＣＰＵ、、 ２・・・データイくス、
３・・・アドレスバス、 ４・・・読み書き切換禰号線
、 ５・−双方向バッファ、 ６・・・メモリ、
７・・・メモリ選択信号線、 ８・・・デコーダ、
１２・・・ラッチ、１ト・・ラッチ出力信号線、１４
・・・アドレスデコーダ、 １５・・・ラッチ選択信
号線。 第１固 第２の １ 今 ５４１ 第３刀 オ ４［！］ ／１ｓｒｘｖ オ乙口
、第２図はそのメモリの詳細図、第３図は従来のメモリ
書き変え処理のフローチャート、第４図はＣＲＴ文字表
示例図、第５図は同表示例に対応するメモリ内容を示す
図、第６図は本発明を実施したコンビ為−夕のメ毛り回
路のブロック図、第７図は本発明実施例におけるメモリ
書き変え処理のブローチャー）、第８１Ｅｌは本発明実
施例のメモリ詳細図である。 １・・・ＣＰＵ、、 ２・・・データイくス、
３・・・アドレスバス、 ４・・・読み書き切換禰号線
、 ５・−双方向バッファ、 ６・・・メモリ、
７・・・メモリ選択信号線、 ８・・・デコーダ、
１２・・・ラッチ、１ト・・ラッチ出力信号線、１４
・・・アドレスデコーダ、 １５・・・ラッチ選択信
号線。 第１固 第２の １ 今 ５４１ 第３刀 オ ４［！］ ／１ｓｒｘｖ オ乙口
Claims (1)
- 所定の複数゛ピッ）ｔ一単位にしてアドレスをつけ、該
ビット数と同数の、それぞれ別のデータ線に接続したメ
モリチップを備え、各アドレス内のそれぞれのビットに
、それぞれ別のメモリチップ内のセルを対応させ、少な
くとも中央処理装量で読み書き可能に構成したコンビ、
−タのメモリにおいて、１アドレス内のそれぞれのビッ
トに対応するメモリチップの中の任意の本のを特定して
選択する手段を設け、この手段を制御する信号を書き変
え可能な信号保持手段に保持させて、その制御下で所望
アドレス内の任意特定ビットにアクセスするＬうにした
ことを特徴とするメモリのアクセス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP597182A JPS58125284A (ja) | 1982-01-20 | 1982-01-20 | メモリのアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP597182A JPS58125284A (ja) | 1982-01-20 | 1982-01-20 | メモリのアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58125284A true JPS58125284A (ja) | 1983-07-26 |
Family
ID=11625737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP597182A Pending JPS58125284A (ja) | 1982-01-20 | 1982-01-20 | メモリのアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125284A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352246A (ja) * | 1986-08-21 | 1988-03-05 | Ascii Corp | メモリ装置 |
| JPS6343246U (ja) * | 1986-09-02 | 1988-03-23 | ||
| JPS63121946A (ja) * | 1986-11-11 | 1988-05-26 | Fuji Electric Co Ltd | メモリアクセス制御回路 |
| JPS63198174A (ja) * | 1987-02-13 | 1988-08-16 | Nec Corp | 図形処理装置 |
| JPH03164849A (ja) * | 1989-11-22 | 1991-07-16 | Matsushita Electric Ind Co Ltd | マイクロプロセッサおよびマイクロプロセッサシステム |
-
1982
- 1982-01-20 JP JP597182A patent/JPS58125284A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352246A (ja) * | 1986-08-21 | 1988-03-05 | Ascii Corp | メモリ装置 |
| JPS6343246U (ja) * | 1986-09-02 | 1988-03-23 | ||
| JPS63121946A (ja) * | 1986-11-11 | 1988-05-26 | Fuji Electric Co Ltd | メモリアクセス制御回路 |
| JPS63198174A (ja) * | 1987-02-13 | 1988-08-16 | Nec Corp | 図形処理装置 |
| JPH03164849A (ja) * | 1989-11-22 | 1991-07-16 | Matsushita Electric Ind Co Ltd | マイクロプロセッサおよびマイクロプロセッサシステム |
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