JPS58123769A - 入力保護装置 - Google Patents
入力保護装置Info
- Publication number
- JPS58123769A JPS58123769A JP57005679A JP567982A JPS58123769A JP S58123769 A JPS58123769 A JP S58123769A JP 57005679 A JP57005679 A JP 57005679A JP 567982 A JP567982 A JP 567982A JP S58123769 A JPS58123769 A JP S58123769A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- input
- sections
- folded
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
- H10D89/911—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using passive elements as protective elements
Landscapes
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明はたとえばＭＯａ形集積回路における入力トラ
ンジスタＩＤ＋’−）の破壊を防止する入力９４ｍ装置
に関する。
ンジスタＩＤ＋’−）の破壊を防止する入力９４ｍ装置
に関する。
発明の技術的背景
一般にＭＯＳＦＥＴのダートは、そのｆ−）耐圧以上の
電圧が印加されると破壊される。極めて注意深く作られ
たＭＯＢ ＦＥ’ｒのｒ−ト絶縁農たとえばシリコン酸
化ＩＩ （８１０，）は、１０’ Ｖ／ｌｘ程度の電界
が加えられても破壊されない、ｆｃとえは１０００ｘＣ
）ｒ−）膜厚を持つＭＯＢ ＦＥＴ Ｕ、ｒ−トに１０
０Ｖ＠度の電圧が印加きれても破壊されない、ところが
これ以上の電圧、たとえは静電気等のサージ電圧が印加
された場合、上記ｆ−）膜厚を持つＭＯＢ ＦＩＴは破
壊されてしまう。
電圧が印加されると破壊される。極めて注意深く作られ
たＭＯＢ ＦＥ’ｒのｒ−ト絶縁農たとえばシリコン酸
化ＩＩ （８１０，）は、１０’ Ｖ／ｌｘ程度の電界
が加えられても破壊されない、ｆｃとえは１０００ｘＣ
）ｒ−）膜厚を持つＭＯＢ ＦＥＴ Ｕ、ｒ−トに１０
０Ｖ＠度の電圧が印加きれても破壊されない、ところが
これ以上の電圧、たとえは静電気等のサージ電圧が印加
された場合、上記ｆ−）膜厚を持つＭＯＢ ＦＩＴは破
壊されてしまう。
したがって、このようなサージ電圧による破壊を防止す
るため、ＭＯ８形集積回路には第１囚に示すような構成
Ｏ入力４１１Ｉｉ装置が設けられている０図においてデ
ィプレッジ、ンモードのＭＯＳＦＥＴ Ｑ勘と工２ハン
スメｙトモード□ ＭＯＢ ＦＥＴ ＱＥとはＭｏｓ形
集積回路の入力Ｒｔ）インバータを構成し、このうちＭ
ＯＳ ＦＥＴ Ｃｈのｒ−）には入力端子■１の信号が
与えられるようＫなりている。上記入力端子ＩＩｍには
入力保護装置を構成する抵抗翼の−趨が！ｉ！され、こ
の抵抗Ｒｅ他端は同じく入力保護装置を構成するダイオ
ードＤのカソードと上記ＭＯ８Ｆ釘Ｑｍ Ｏ９” −）
に接続される。上記ダイオードＤのアノードは接地電位
点（基準電位点）に接続される。すなわち、第１図の回
路では入力端子Ｉ１１と入力段のＭＯＳ ＦＷＴ Ｑ、
のｒ−）との間に、抵抗ＲとダイオードＤとからなる入
力保護装置が挿入されている。
るため、ＭＯ８形集積回路には第１囚に示すような構成
Ｏ入力４１１Ｉｉ装置が設けられている０図においてデ
ィプレッジ、ンモードのＭＯＳＦＥＴ Ｑ勘と工２ハン
スメｙトモード□ ＭＯＢ ＦＥＴ ＱＥとはＭｏｓ形
集積回路の入力Ｒｔ）インバータを構成し、このうちＭ
ＯＳ ＦＥＴ Ｃｈのｒ−）には入力端子■１の信号が
与えられるようＫなりている。上記入力端子ＩＩｍには
入力保護装置を構成する抵抗翼の−趨が！ｉ！され、こ
の抵抗Ｒｅ他端は同じく入力保護装置を構成するダイオ
ードＤのカソードと上記ＭＯ８Ｆ釘Ｑｍ Ｏ９” −）
に接続される。上記ダイオードＤのアノードは接地電位
点（基準電位点）に接続される。すなわち、第１図の回
路では入力端子Ｉ１１と入力段のＭＯＳ ＦＷＴ Ｑ、
のｒ−）との間に、抵抗ＲとダイオードＤとからなる入
力保護装置が挿入されている。
このような回路において、入力端子エユにサージ電圧が
印加されると、ダイオードＤがブレークダウンを起こし
てＭ２Ｓ ＦＥＴ ＱＷ Ｃ）？” ）にはこのブレ
ークダウン電圧以上の電圧は印加されない、したがって
、ＭＯＳ ＦＩＴ Ｑｍは破壊から保護される。ｔた、
上記抵抗Ｒは、プ：：レークダウン時、ダイオードＤに
流れる電流を制限する機能を有し、過電流によシダイオ
ードＤが破壊されることを防止するとともに、サージ電
圧印加時にダイオードＤのカソードに加えられる電圧の
立ち上シをゆるやかにする機能も有し、この機能によっ
てダイオードＤのブレークダウンのスイ。
印加されると、ダイオードＤがブレークダウンを起こし
てＭ２Ｓ ＦＥＴ ＱＷ Ｃ）？” ）にはこのブレ
ークダウン電圧以上の電圧は印加されない、したがって
、ＭＯＳ ＦＩＴ Ｑｍは破壊から保護される。ｔた、
上記抵抗Ｒは、プ：：レークダウン時、ダイオードＤに
流れる電流を制限する機能を有し、過電流によシダイオ
ードＤが破壊されることを防止するとともに、サージ電
圧印加時にダイオードＤのカソードに加えられる電圧の
立ち上シをゆるやかにする機能も有し、この機能によっ
てダイオードＤのブレークダウンのスイ。
チンダがＭＯＳ ＦＥＴ Ｑ、のｆ−）に高電圧が印加
される前に起こるようにしている。なお、上記ｉ抗抗Ｒ
Ｆｉ絶縁膜内に設けられた一すシリコン層や半導体基体
内に設けられた拡散領域等によって構成されている。
される前に起こるようにしている。なお、上記ｉ抗抗Ｒ
Ｆｉ絶縁膜内に設けられた一すシリコン層や半導体基体
内に設けられた拡散領域等によって構成されている。
ところで、最近のように、集積回路の集積度が向上し、
素子が微細化されてくると、上記抵抗８の１４ターン形
状４それに伴って小さくする必要が生じる。このことは
、同一抵抗値を得るために抵抗翼のパターン形状の幅を
小さくすれば長さも必然的に短かな％（Ｄとなシ、集積
度から見れば好都合である。また、上記抵抗Ｒを構成す
る場合、従来で嬬、パターンレイアウト上、第２図の・
リーン千″−図に示すようにその平面形状に折れ曲がｐ
部分が生じるように構成される。
素子が微細化されてくると、上記抵抗８の１４ターン形
状４それに伴って小さくする必要が生じる。このことは
、同一抵抗値を得るために抵抗翼のパターン形状の幅を
小さくすれば長さも必然的に短かな％（Ｄとなシ、集積
度から見れば好都合である。また、上記抵抗Ｒを構成す
る場合、従来で嬬、パターンレイアウト上、第２図の・
リーン千″−図に示すようにその平面形状に折れ曲がｐ
部分が生じるように構成される。
背景技術の問題点
ところが、上記抵抗８のパターン形状の幅を小さくすれ
ば電流密度が大き（なシ、シかも抵抗Ｒの折れ曲が多部
分の内側の谷部における電流密度が極めて大きくなる。
ば電流密度が大き（なシ、シかも抵抗Ｒの折れ曲が多部
分の内側の谷部における電流密度が極めて大きくなる。
この結果、ＭＯＳＦＥＴ Ｑｌｆｄｌｉｎｉされ□るが
、抵抗翼の折ｉ曲が多部分でＯ溶断事故が多発するよう
になった。これは抵抗Ｒの折れ曲が多部分がり、−ル熱
による発熱によ・てＳ断する゛ものである。−また、′
一般に上記抵抗Ｒを絶縁膜内に設けた一すシＩＪ ：Ｆ
ｙ層によって構成する場合の方が、半導体基体内に設け
た拡散領域によって構成する場合よシも放熱がしに＜＜
、シ九がって抵抗ｌを一すシリコン層によって構成した
場合に上記簡題が多く発生する。
、抵抗翼の折ｉ曲が多部分でＯ溶断事故が多発するよう
になった。これは抵抗Ｒの折れ曲が多部分がり、−ル熱
による発熱によ・てＳ断する゛ものである。−また、′
一般に上記抵抗Ｒを絶縁膜内に設けた一すシＩＪ ：Ｆ
ｙ層によって構成する場合の方が、半導体基体内に設け
た拡散領域によって構成する場合よシも放熱がしに＜＜
、シ九がって抵抗ｌを一すシリコン層によって構成した
場合に上記簡題が多く発生する。
発明の目的
この発明は上記のような事情を考慮してな畜れ九もので
、その目的とするとζろは、集積回路の微細化に適し、
しかも入力保護用の抵抗が溶断されに（い入力保護装置
を提供することにある。
、その目的とするとζろは、集積回路の微細化に適し、
しかも入力保護用の抵抗が溶断されに（い入力保護装置
を提供することにある。
発明Ｏ概要
この発明による入力保護装置は、入力保護用の抵抗を絶
縁膜中に設けられた一様な幅の／ ＩＪシリコン層によ
りて構成し、しかもＩクター／レイアウト上この抵抗の
平面形状に折れ曲がｂｉｔｔ分が生じるように形成し、
上記抵抗の平面形状の折れ曲がシ部−の内側Ｏ谷部をｌ
リシリ・ン領域で置めて、折れ曲が１ｕｌ１分め内側の
電流密度を低下させることによって、入力ｍｓ用の抵抗
の溶断を防止する上りにじたものである。
縁膜中に設けられた一様な幅の／ ＩＪシリコン層によ
りて構成し、しかもＩクター／レイアウト上この抵抗の
平面形状に折れ曲がｂｉｔｔ分が生じるように形成し、
上記抵抗の平面形状の折れ曲がシ部−の内側Ｏ谷部をｌ
リシリ・ン領域で置めて、折れ曲が１ｕｌ１分め内側の
電流密度を低下させることによって、入力ｍｓ用の抵抗
の溶断を防止する上りにじたものである。
発明の実施例
以下、図面を参照してこの発明の各実施例を説明する。
１１３図（ａ）ないしくｄ）はそれぞれ、この発明に係
る入力保護装置に用いられる入力保鹸用の抵抗翼の平面
形状を示す／臂ターン平面図で４Ｌ ζＯ抵抗Ｒは絶縁
膜内に設けた／ ＩＪシリコン層によって構成されてい
る。
る入力保護装置に用いられる入力保鹸用の抵抗翼の平面
形状を示す／臂ターン平面図で４Ｌ ζＯ抵抗Ｒは絶縁
膜内に設けた／ ＩＪシリコン層によって構成されてい
る。
第３図（ａ）に示す％Ｏは、一様な幅Ｏｆリシリコン層
を、七〇３Ｆ１［形状がコの字形となるように折曲した
状態で形成して抵抗Ｒを構成し、２ケ所の折れ曲が多部
分の内側の谷部１１．１１を、平面形状が正方形状の一
対の各４リシリコン領域１３．１４で場めるようにした
ものであ抵抗Ｒの／譬ターン形状を上記のようにするこ
とにより、折れ曲がシ部分の内側における電流密度が従
来よシも小さくなシ、この部分における発熱も少なくな
って、抵抗Ｒは従来に比較して溶断しにくくすることが
できる。
を、七〇３Ｆ１［形状がコの字形となるように折曲した
状態で形成して抵抗Ｒを構成し、２ケ所の折れ曲が多部
分の内側の谷部１１．１１を、平面形状が正方形状の一
対の各４リシリコン領域１３．１４で場めるようにした
ものであ抵抗Ｒの／譬ターン形状を上記のようにするこ
とにより、折れ曲がシ部分の内側における電流密度が従
来よシも小さくなシ、この部分における発熱も少なくな
って、抵抗Ｒは従来に比較して溶断しにくくすることが
できる。
第３図（ｂ）に示すものは、２ケ所の折れ曲がシ部分の
内側の谷＠１１．１２を、平面形状が三角形状の一対の
各Ｉリシリコン領域１５．１６で埋めるようにしたもの
である。そしてこの場合にもｔＩＡ３図（ａ）のものと
同じ理由によシ、抵抗Ｒは従来に比較して溶断しにくく
することができる。
内側の谷＠１１．１２を、平面形状が三角形状の一対の
各Ｉリシリコン領域１５．１６で埋めるようにしたもの
である。そしてこの場合にもｔＩＡ３図（ａ）のものと
同じ理由によシ、抵抗Ｒは従来に比較して溶断しにくく
することができる。
第３図（ｃ）に示すものは、第３図（ａ）中〇一対の／
リシリコン領域１８．１４を互いに延長形成して１つ
のぼりシリコン領域１１としたものである。
リシリコン領域１８．１４を互いに延長形成して１つ
のぼりシリコン領域１１としたものである。
第３図（ｄ） Ｋ示すものは、上記第３図（ｃ）中のポ
リシリコン領域１１を設けるとともに、この領域１１を
設けたことによって新たに発生する２ケ所の谷部１８．
１９を、平面形状が長方形の一対の各Ｉリシリコン領域
２０．２１で埋めるようにしたものである。
リシリコン領域１１を設けるとともに、この領域１１を
設けたことによって新たに発生する２ケ所の谷部１８．
１９を、平面形状が長方形の一対の各Ｉリシリコン領域
２０．２１で埋めるようにしたものである。
このように上記各実施例では抵抗Ｒの折れ曲がシ部分の
内側の谷部をＩリシリコン領域で塩める構成としたので
、幅を小さくしてもすなわち微細化しても、抵抗Ｒを溶
断しにくくすることができる。
内側の谷部をＩリシリコン領域で塩める構成としたので
、幅を小さくしてもすなわち微細化しても、抵抗Ｒを溶
断しにくくすることができる。
なお、この発明は上記各実施例に限定されるものではな
く、たとえに前記折れ曲がり部分の内側の谷部１１．１
１１あるいは１８．１９を埋めるｌリシリコン領域１６
．１６あるいは２ｏ。
く、たとえに前記折れ曲がり部分の内側の谷部１１．１
１１あるいは１８．１９を埋めるｌリシリコン領域１６
．１６あるいは２ｏ。
２１０平面形状が、正午形、三角形および長方形である
場合について説明したが、これはどのような形状でもよ
い。さらに抵抗ＲＫは２ケ所の折れ曲が）部分がある場
合について説明したが、これは何ケ所設けられていても
よく、折れ曲がりの角度も直角以外でもよい。
場合について説明したが、これはどのような形状でもよ
い。さらに抵抗ＲＫは２ケ所の折れ曲が）部分がある場
合について説明したが、これは何ケ所設けられていても
よく、折れ曲がりの角度も直角以外でもよい。
発明の詳細
な説明したようにこの発明によれば、集積回路の微細化
に適し、しかも入力ｍｓｉ用の抵抗が溶断されにくい人
力像映装置を提供することができる。
に適し、しかも入力ｍｓｉ用の抵抗が溶断されにくい人
力像映装置を提供することができる。
ｍ１図は入力保鰻装置の一般的な構成を示す回路図、第
２図は上記装置に用いられる抵抗の平面形状を示すパタ
ーン平面図、第３図（１）ないしくｄ） １１それぞれ
この発明の各実施例による抵抗の平面形状を示すパター
ン平面図である。 Ｑｏ・・・ディプレッジ、ンモードのＭＯＳ ＦＥＴ
１Ｑｍ・・・エンハンスメントモー）’ ＯＭＯＳ Ｆ
ＥＴ 、 Ｉｎ・・・入力端子、８・・・抵抗、Ｄ・・
・ダイオード、１１゜１２．１８．１９・−・谷部、Ｉ
Ｓ、１４．１１！。 １６、Ｉ’ｌ、２０．２１・・・ぼりシリコン領域。
２図は上記装置に用いられる抵抗の平面形状を示すパタ
ーン平面図、第３図（１）ないしくｄ） １１それぞれ
この発明の各実施例による抵抗の平面形状を示すパター
ン平面図である。 Ｑｏ・・・ディプレッジ、ンモードのＭＯＳ ＦＥＴ
１Ｑｍ・・・エンハンスメントモー）’ ＯＭＯＳ Ｆ
ＥＴ 、 Ｉｎ・・・入力端子、８・・・抵抗、Ｄ・・
・ダイオード、１１゜１２．１８．１９・−・谷部、Ｉ
Ｓ、１４．１１！。 １６、Ｉ’ｌ、２０．２１・・・ぼりシリコン領域。
Claims (1)
- 入力端子と入力段のトランジスタのｆｆ−）との間に入
力保賎用の抵抗を挿入し、この抵抗と上記トランジスタ
のダートとのＩｌ綬点と基準電位点との間に入力保−用
のダイオードを挿入し、上記入力端子に高電圧が印加さ
れた際に上記ダイオードのブレークダウンを利用して上
記入力段のトランジスタを４１１１するようにした入力
像映装置において、上記入力ｇＡＩＩｉ用の抵抗を絶縁
膜中に設けられた一様な幅の／リシリコン層によって構
成し、しかもその平面形状に折れ曲がり部分が生じるよ
うに形成し、上記抵抗の平面形状の折れ曲がシ部分の内
側の谷部を口めるようなぼりシリコン領域を設けるよう
にし九ことを特徴とする入力ｇＡｌｌｌ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005679A JPS58123769A (ja) | 1982-01-18 | 1982-01-18 | 入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005679A JPS58123769A (ja) | 1982-01-18 | 1982-01-18 | 入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58123769A true JPS58123769A (ja) | 1983-07-23 |
| JPH0158871B2 JPH0158871B2 (ja) | 1989-12-13 |
Family
ID=11617775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57005679A Granted JPS58123769A (ja) | 1982-01-18 | 1982-01-18 | 入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123769A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021095433A1 (ja) * | 2019-11-12 | 2021-05-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および電子機器 |
-
1982
- 1982-01-18 JP JP57005679A patent/JPS58123769A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021095433A1 (ja) * | 2019-11-12 | 2021-05-20 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置および電子機器 |
| US12464758B2 (en) | 2019-11-12 | 2025-11-04 | Sony Semiconductor Solutions Corporation | Semiconductor device and electronic device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0158871B2 (ja) | 1989-12-13 |
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