JPS58123767A - 入力保護装置 - Google Patents
入力保護装置Info
- Publication number
- JPS58123767A JPS58123767A JP57005676A JP567682A JPS58123767A JP S58123767 A JPS58123767 A JP S58123767A JP 57005676 A JP57005676 A JP 57005676A JP 567682 A JP567682 A JP 567682A JP S58123767 A JPS58123767 A JP S58123767A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistance
- wiring
- wiring layer
- resistance layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明は友とえばＭＯ８形集積＠路における入力トラ
ンジスタ０ｒ−）ｔ）’ｆｌａｋ防止する入力像映装置
に関する。
ンジスタ０ｒ−）ｔ）’ｆｌａｋ防止する入力像映装置
に関する。
発明の技術的背景
一般にＭＯＳ ＦＥＴのｒ−）は、そのダート耐圧以上
の電圧が印加されると破壊される。極めて注意深く作ら
れたＭＯＳ ＦＥＴ Ｏｒ −）絶縁ａ友とえばシリコ
ン酸化Ｊ［（ＩＩｉＯ，）は、１０ ’ Ｖ／ｌｘ 程
度ノミ界が加えられても破壊されない、たとえば１００
０ＸＣ）ｆ−）１［Ｍ［を持ッＭＯ８ＦＥＴ ｆｉ、ｒ
−）に１００Ｖ程度の電圧が印加されても破壊されない
、ところがこれ以上の電圧、たとえば静電気等のサージ
電圧が印加された場合、上記ｒ−）膜厚を持っＭＯＳ
ＦＥＴ ｔｌ破壊されてしまう、したがって、このよう
なサージ電圧による破壊を防止するため、ＭＯ８形集積
回路には第１図に示すような構成の入カ像映装置が設け
られている０図においてディブレ、ジョンモードのＭＯ
Ｓ ＦＩＴ Ｑ、とＸ ：／ ハ：／ スメントモ−Ｙ
ノＭＯ８ＦＥＴＱｌｌとはＭＯＢ形集積回路Ｏ入力段
０インバータｔ構成し、このうちＭｏ８ ＦＩＴ Ｑｍ
のｒ−）には入力端子！、の信号が与えられるようにな
っている。
の電圧が印加されると破壊される。極めて注意深く作ら
れたＭＯＳ ＦＥＴ Ｏｒ −）絶縁ａ友とえばシリコ
ン酸化Ｊ［（ＩＩｉＯ，）は、１０ ’ Ｖ／ｌｘ 程
度ノミ界が加えられても破壊されない、たとえば１００
０ＸＣ）ｆ−）１［Ｍ［を持ッＭＯ８ＦＥＴ ｆｉ、ｒ
−）に１００Ｖ程度の電圧が印加されても破壊されない
、ところがこれ以上の電圧、たとえば静電気等のサージ
電圧が印加された場合、上記ｒ−）膜厚を持っＭＯＳ
ＦＥＴ ｔｌ破壊されてしまう、したがって、このよう
なサージ電圧による破壊を防止するため、ＭＯ８形集積
回路には第１図に示すような構成の入カ像映装置が設け
られている０図においてディブレ、ジョンモードのＭＯ
Ｓ ＦＩＴ Ｑ、とＸ ：／ ハ：／ スメントモ−Ｙ
ノＭＯ８ＦＥＴＱｌｌとはＭＯＢ形集積回路Ｏ入力段
０インバータｔ構成し、このうちＭｏ８ ＦＩＴ Ｑｍ
のｒ−）には入力端子！、の信号が与えられるようにな
っている。
上記入力端子ＩＩＩＩＫは入力保護装置を構成する抵抗
Ｒの一端が接続され、この抵抗Ｒの他端は同じく入力保
護装置を構成するダイオードＤのカノードと±記ＭＯ８
ＦＥＴ Ｑｍ Ｏ９” ）に接続される・上記ダイオ
ードＤのアノードは接地電位点（基準電位点）Ｋ接続さ
れる。すなわち、第１図の（ロ）路では入力端子Ｉ、と
入方段のＭｏ８ ＦＥＴ Ｑｙｔのダートとの関に、抵
抗翼とダイオードＤとからなる入力保護装置が挿入され
ている。
Ｒの一端が接続され、この抵抗Ｒの他端は同じく入力保
護装置を構成するダイオードＤのカノードと±記ＭＯ８
ＦＥＴ Ｑｍ Ｏ９” ）に接続される・上記ダイオ
ードＤのアノードは接地電位点（基準電位点）Ｋ接続さ
れる。すなわち、第１図の（ロ）路では入力端子Ｉ、と
入方段のＭｏ８ ＦＥＴ Ｑｙｔのダートとの関に、抵
抗翼とダイオードＤとからなる入力保護装置が挿入され
ている。
このような回路において、入力端子■１にサージ電圧が
印加されると、ダイオードＤがブレークダウン奮起ζし
てＭｏ８ ＰＫＴ Ｑ、のｒ−）にはこのブレークダウ
ン電圧以上の電圧は印加されない、したがりてＭｏ５Ｆ
ＩＴ Ｑｌは破壊から保護される。ｔた、上記抵抗Ｒは
、プに−りダウン時、１ ・）□ ダイオードＤＫ［れる電流會１１１Ｊ限する機能を有し
、過電ｆｉＫよシダイオードＤが破壊されること管防止
するとと−に１サ一ジ電圧印加時にダ上シをゆるやかに
する機能も有し、この機能によってダイオードＤのブレ
ークダウンのスイ。
印加されると、ダイオードＤがブレークダウン奮起ζし
てＭｏ８ ＰＫＴ Ｑ、のｒ−）にはこのブレークダウ
ン電圧以上の電圧は印加されない、したがりてＭｏ５Ｆ
ＩＴ Ｑｌは破壊から保護される。ｔた、上記抵抗Ｒは
、プに−りダウン時、１ ・）□ ダイオードＤＫ［れる電流會１１１Ｊ限する機能を有し
、過電ｆｉＫよシダイオードＤが破壊されること管防止
するとと−に１サ一ジ電圧印加時にダ上シをゆるやかに
する機能も有し、この機能によってダイオードＤのブレ
ークダウンのスイ。
ｆ ７ ／ ＃Ｉ Ｍｏ８ ＦＩＣＴ Ｑ、のｒ−）に
高電圧が印加される前に起こるようにしている。
高電圧が印加される前に起こるようにしている。
とζろでこのような入力保護装置にありては、／＃ター
ンレイアウト上すなわちできるだけ集積回路のチ、グサ
イ）ｅｔ−小さくする友め、従来では、第２図（ａ）の
パターン平面図および＃１２図伽１の断面図に示すよう
に、抵抗ＲＦｉアルｉニウム等からなる配線層の下に形
成されている。すなわち、第２図（ａ）においてｌ１ｌ
ｄ上記抵抗Ｒ１−構成するＩリシリコンからなる抵抗層
であシ、この抵抗層１１（Ｑ上部にはとの抵抗層１１と
交差するように上記配線層１２が設けられている。
ンレイアウト上すなわちできるだけ集積回路のチ、グサ
イ）ｅｔ−小さくする友め、従来では、第２図（ａ）の
パターン平面図および＃１２図伽１の断面図に示すよう
に、抵抗ＲＦｉアルｉニウム等からなる配線層の下に形
成されている。すなわち、第２図（ａ）においてｌ１ｌ
ｄ上記抵抗Ｒ１−構成するＩリシリコンからなる抵抗層
であシ、この抵抗層１１（Ｑ上部にはとの抵抗層１１と
交差するように上記配線層１２が設けられている。
第２図（ｂ）Ｆｉ第２図（＆）のムーＡ′線に沿った断
面図であシ、上記抵抗層１１１ｄ牛導体基体１３上に□
・（ 設けられている絶縁層１４内に設けられている。
面図であシ、上記抵抗層１１１ｄ牛導体基体１３上に□
・（ 設けられている絶縁層１４内に設けられている。
そしてこの絶縁層１４上に上記配線層１２が設けられて
いる。
いる。
背景技術の問題点
抵抗Ｒ１上記のように構成することによシ、前記入力端
子１１ｋにサージ電圧が印加されると、抵抗層１１と配
線層１２とが重なりている部分があシこの部分で絶縁層
１４の破壊が生じて抵抗層１１と配線層１２が短絡する
事故が観察された。つまシ、従来の入力保護装置ではダ
イオードＤによってＭＯＢ ＦＥ’ｒ Ｑ菖は保護され
るが、抵抗８の故障のはうがむしろ多く、このことが信
頼性を低くしている原因になっている。
子１１ｋにサージ電圧が印加されると、抵抗層１１と配
線層１２とが重なりている部分があシこの部分で絶縁層
１４の破壊が生じて抵抗層１１と配線層１２が短絡する
事故が観察された。つまシ、従来の入力保護装置ではダ
イオードＤによってＭＯＢ ＦＥ’ｒ Ｑ菖は保護され
るが、抵抗８の故障のはうがむしろ多く、このことが信
頼性を低くしている原因になっている。
発明の目的
従りてこの発明の目的は信頼性の高い入力保護装置？提
供することＫある。
供することＫある。
発明の概要
この発明による入力保護装置は、抵抗層と配線層との間
に電気的に浮遊状態にある導電体層全形成することによ
って抵抗層と配線層との間に加わる電界を分割し、これ
によりて抵抗層と配線層との短絡事故上防止するように
したものである。
に電気的に浮遊状態にある導電体層全形成することによ
って抵抗層と配線層との間に加わる電界を分割し、これ
によりて抵抗層と配線層との短絡事故上防止するように
したものである。
発明の実施例
以下図面上参照してこの発明の一実施例ｔ−ｍ明する。
ζＯ発明に係る入力保護装置では、前記第１図に示す抵
抗翼を第３図（ａ） 、 （ｂ）に示すような構成とし
たものである。すなわち、第３図（１）は抵抗Ｒの構成
を示すΔターン平面図であシ、第３図（ｂ） １ｉその
Ｂ −Ｂ’線に沿りた断面図である０図において１３は
半導体基体であシ、この基体ＩＳ上には絶縁層１４が設
けられ、さらにこの絶縁層１４内に前記抵抗Ｒを構成す
る抵抗層１１が形成されている。また上記絶縁層１４上
にはアルミニウム等からなる配＠ｒｊＩ１１２が形成さ
れ□、ヒの配線層１２と抵抗ＪＩｉ１１とは絶縁層１４
を介して互いに交差している。すなわち、抵抗層ｌｉｄ
少なくとも一部分が配線層１２と重なるように構成され
ている。ｔた正妃配線層１２と抵抗層１１とｏＩ′ｉｏ
絶縁層１４内にｕ、ぼりシリコンによって形成され、い
ずれのｉＩ位にも接続されず電気的に浮遊状態にある導
電体層１５が形成される拳そして上記導電体層１５Ｆｉ
第３図（ａ） Ｋ示すように、上記配線層１２と抵抗層
１１との重な多部分と重なるに十分な平面的床がシを有
している。
抗翼を第３図（ａ） 、 （ｂ）に示すような構成とし
たものである。すなわち、第３図（１）は抵抗Ｒの構成
を示すΔターン平面図であシ、第３図（ｂ） １ｉその
Ｂ −Ｂ’線に沿りた断面図である０図において１３は
半導体基体であシ、この基体ＩＳ上には絶縁層１４が設
けられ、さらにこの絶縁層１４内に前記抵抗Ｒを構成す
る抵抗層１１が形成されている。また上記絶縁層１４上
にはアルミニウム等からなる配＠ｒｊＩ１１２が形成さ
れ□、ヒの配線層１２と抵抗ＪＩｉ１１とは絶縁層１４
を介して互いに交差している。すなわち、抵抗層ｌｉｄ
少なくとも一部分が配線層１２と重なるように構成され
ている。ｔた正妃配線層１２と抵抗層１１とｏＩ′ｉｏ
絶縁層１４内にｕ、ぼりシリコンによって形成され、い
ずれのｉＩ位にも接続されず電気的に浮遊状態にある導
電体層１５が形成される拳そして上記導電体層１５Ｆｉ
第３図（ａ） Ｋ示すように、上記配線層１２と抵抗層
１１との重な多部分と重なるに十分な平面的床がシを有
している。
このような構成でなる前記抵抗Ｂを備えた本発明の入力
保護装置において、抵抗層１１と導電体層１５および導
電体層１５と配線層１２それぞれの間の容量を遍ａＫ設
定すれば、抵抗層１１ｆｌＣサージ電圧が印加された時
、従来、抵抗層１１と配線層１２との間に加えられてい
た電界が、容量結合によりて抵抗層１１と導電体層１５
との間および導電体層１５と配＠Ｍ１２との間の二つに
分割される。ヒの結果、抵抗層１１と配線層１２との間
の絶縁破壊、短絡事故は従来に比較して起こシにくくな
る。そして分割された二つの電界強度が等しくなるよう
に上記容量管設定すればよシ効果的に短絡事故上防止す
ることができる・ 上記導電体層１５はぼりシリコンの他に各種金属、金属
とシリコン等によりて構成してもよい、このように上記
実施例によれば、抵抗〜１１と配線層１２との間に導電
体層１５會設けたので抵抗層１１と配線層１２との間の
短絡事故の発生を防止でき、入力＊ｓｉ装置の信頼性は
従来よシも高いものとなる。
保護装置において、抵抗層１１と導電体層１５および導
電体層１５と配線層１２それぞれの間の容量を遍ａＫ設
定すれば、抵抗層１１ｆｌＣサージ電圧が印加された時
、従来、抵抗層１１と配線層１２との間に加えられてい
た電界が、容量結合によりて抵抗層１１と導電体層１５
との間および導電体層１５と配＠Ｍ１２との間の二つに
分割される。ヒの結果、抵抗層１１と配線層１２との間
の絶縁破壊、短絡事故は従来に比較して起こシにくくな
る。そして分割された二つの電界強度が等しくなるよう
に上記容量管設定すればよシ効果的に短絡事故上防止す
ることができる・ 上記導電体層１５はぼりシリコンの他に各種金属、金属
とシリコン等によりて構成してもよい、このように上記
実施例によれば、抵抗〜１１と配線層１２との間に導電
体層１５會設けたので抵抗層１１と配線層１２との間の
短絡事故の発生を防止でき、入力＊ｓｉ装置の信頼性は
従来よシも高いものとなる。
ｊＩ４図はこの発明の他Ｏ実施例の構ｉｔ示すｔｈ面図
であ〕、前記第３図（ｂ）のものと対応している。すな
わち、この実施例の入力保護装置では、前記抵抗Ｒを第
４図に示すような構成としたものであ）、前記導電体層
１５の他に抵抗層１１と基体１３との間の結縁層１４内
に、ポリシリコンによりて形成されいずれの電位にも接
続されず電気的に浮遊状１１にある導電体層１６１−ｆ
＃次に形成するようにしたものである。
であ〕、前記第３図（ｂ）のものと対応している。すな
わち、この実施例の入力保護装置では、前記抵抗Ｒを第
４図に示すような構成としたものであ）、前記導電体層
１５の他に抵抗層１１と基体１３との間の結縁層１４内
に、ポリシリコンによりて形成されいずれの電位にも接
続されず電気的に浮遊状１１にある導電体層１６１−ｆ
＃次に形成するようにしたものである。
このように抵抗層１１と基体ノ３との間に導電体層１６
を形成すれば、抵抗層１ノと基体１３との間の短絡事故
一対しても強い入カ倫験１：１ 装置管構成する仁とができる。
を形成すれば、抵抗層１ノと基体１３との間の短絡事故
一対しても強い入カ倫験１：１ 装置管構成する仁とができる。
発明０効果
このようにこＯ発明によれば、信頼性の高い入力保護装
置を提供することができる。
置を提供することができる。
第１図は一般的な入力保護装置の構成図、第２図Ｃ＆）
、 （ｂ）Ｆｉ上記入力保護装置の抵抗の、従来の構
成を示すｉ４ターン平面図およびＷｒ断面図第３図（ａ
） 、 （ｂ）ｔｉこの発明の一実施例を示すパターン
平面図および断面図、第４図はこの発明の他の実施例を
示す断面図である。 Ｑｏ”・ディブレ、シ、ンモードのＭＯＳ ＦＥＴ 。 Ｑｇ・・・ヱンハンスメントモードＯＭ２ＲＦＩＣＴ
、 Ｉ、・・・入力端子、Ｒ・・・抵抗、Ｄ・・・ダイ
オード、１１・・・抵抗層、１２・・・配線層、１３・
・・半導体基体、１４・・・絶縁層、１６．１６−・・
導電体層。 出願人代理人 弁理士 鈴 江 武 彦（ａ） 第
３１１Ｉ 第４図
、 （ｂ）Ｆｉ上記入力保護装置の抵抗の、従来の構
成を示すｉ４ターン平面図およびＷｒ断面図第３図（ａ
） 、 （ｂ）ｔｉこの発明の一実施例を示すパターン
平面図および断面図、第４図はこの発明の他の実施例を
示す断面図である。 Ｑｏ”・ディブレ、シ、ンモードのＭＯＳ ＦＥＴ 。 Ｑｇ・・・ヱンハンスメントモードＯＭ２ＲＦＩＣＴ
、 Ｉ、・・・入力端子、Ｒ・・・抵抗、Ｄ・・・ダイ
オード、１１・・・抵抗層、１２・・・配線層、１３・
・・半導体基体、１４・・・絶縁層、１６．１６−・・
導電体層。 出願人代理人 弁理士 鈴 江 武 彦（ａ） 第
３１１Ｉ 第４図
Claims (2)
- （１） 半導体基体と、この基体上に設けられる絶縁
層と、この絶縁層上に設けられる配線層と、少なくとも
一部分が上記配線層と重なるように上記絶縁層内に形成
される入力保験用の抵抗層と、上記配線層と上記抵抗層
との間の上記絶縁層内に形成され少なくとも上記配線層
と抵抗層との重な）部分と重なる部分を有する電気的に
浮遊状態にある導電体層と【Ａ備したことを特徴とする
入力像膜装置。 - （２）前記抵抗層と前記半導体基体との間の前記絶縁層
内に抵、抗層と重なるように形成された電気的に浮遊状
態にある導電体層【さらＫＡ備した特許請求の範囲第１
項に記載の入力保験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005676A JPS58123767A (ja) | 1982-01-18 | 1982-01-18 | 入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57005676A JPS58123767A (ja) | 1982-01-18 | 1982-01-18 | 入力保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58123767A true JPS58123767A (ja) | 1983-07-23 |
Family
ID=11617697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57005676A Pending JPS58123767A (ja) | 1982-01-18 | 1982-01-18 | 入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58123767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453564A (en) * | 1987-08-25 | 1989-03-01 | Sharp Kk | Semiconductor integrated circuit device |
-
1982
- 1982-01-18 JP JP57005676A patent/JPS58123767A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453564A (en) * | 1987-08-25 | 1989-03-01 | Sharp Kk | Semiconductor integrated circuit device |
| US5027174A (en) * | 1987-08-25 | 1991-06-25 | Sharp Kabushiki Kaisha | Semiconductor integrated circuit device with improved resistance against electrostatic noise |
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