JPS58117729A - Ｍｏｓトランジスタ回路 - Google Patents
Ｍｏｓトランジスタ回路Info
- Publication number
- JPS58117729A JPS58117729A JP56215124A JP21512481A JPS58117729A JP S58117729 A JPS58117729 A JP S58117729A JP 56215124 A JP56215124 A JP 56215124A JP 21512481 A JP21512481 A JP 21512481A JP S58117729 A JPS58117729 A JP S58117729A
- Authority
- JP
- Japan
- Prior art keywords
- input
- resistor
- circuit
- level
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１１発明の技林・分野
本発明は消費ミカン少こし、＃ＩＪｉ作σ）；＃Ｉ達化
ケ実現でさるようなプルアップ抵抗Ｙ使由するｙ０８
）ランジヌタ（ロ）路ｔ：ｐＡする。
ケ実現でさるようなプルアップ抵抗Ｙ使由するｙ０８
）ランジヌタ（ロ）路ｔ：ｐＡする。
１２＋技術の背景
ν０８ トランジスタ回路ン使用するとき、入力電極へ
０）ｊｊＬ流供給についてプルアップ机抗の接続を留す
る夢合がある。その抵抗は抵抗素子を外付はする誓合と
、ＭＯＳ）ランシスタな製造するとさ拡散シ３抗として
同時に耕込むや合とがある。
０）ｊｊＬ流供給についてプルアップ机抗の接続を留す
る夢合がある。その抵抗は抵抗素子を外付はする誓合と
、ＭＯＳ）ランシスタな製造するとさ拡散シ３抗として
同時に耕込むや合とがある。
計焚米技衝と問題点
４１図に示す彼米の同鮎因においてνＢは０ＭＯ８）ラ
ンジスタン使用するインバータ回路を示し、抵抗Ｒは一
源Ｔｏｏとゲート１欅Ｇとの間に接続するプルアップ抵
抗である。トランジスタ回路への入力電圧（前段の出力
室圧）Ｖｘが質化し、レベル″０”に近くなったとさ９
世相Ｒン介して前段へ流れる１［流工ｌは叫取り大きく
なり、そのため面舛消費ζ力が大となった。
ンジスタン使用するインバータ回路を示し、抵抗Ｒは一
源Ｔｏｏとゲート１欅Ｇとの間に接続するプルアップ抵
抗である。トランジスタ回路への入力電圧（前段の出力
室圧）Ｖｘが質化し、レベル″０”に近くなったとさ９
世相Ｒン介して前段へ流れる１［流工ｌは叫取り大きく
なり、そのため面舛消費ζ力が大となった。
１４＋発明の目的
本をつ１０目的は、入力レベルに従って抵抗うの夕化す
る抵抗な人カブルアツブ抵抗として使用し、低消費ζ力
」１動作のできるＭＯＳ ）ランジスタ回路ン掃供する
ことにある。
る抵抗な人カブルアツブ抵抗として使用し、低消費ζ力
」１動作のできるＭＯＳ ）ランジスタ回路ン掃供する
ことにある。
（５１発明の！ＩＲ飲
本発明の林氏＆工＠ｉｔ ｈ回路との関連で設定される
スレシ璽ルド驚圧以下で高インピーダンスン呈し、ＢＩ
Ｉスレシ璽ルド電圧以よでは抵抗素子として動作する１
ｉｌＥ１１回路Ｙニジ０８ トランジスタのへカブルア
ツブ抵抗として′＃続したことである６１６１発明の実
施例 以下自重（二示す本発明の実施例について説明する。第
２齢は本発明の一実施例を示す回路図であって、ＰＵＴ
はトランジスタでそのゲート１１極と回路入力端子工
Ｍ曲に、インバータ回路工１１７ ケ挿入している。前
段麟１路との関連でスレシールド電圧ｖｔｈを足め、イ
ンバータ回路りｉｖはスレン１ルド亀圧ｖｔｈ以止Ｃ１
ｄいて出力レベル“Ｌ″となり、スレシールド電圧以）
で＆Ｘ＆ｉｊ力レベル“Ｈ′″となるように回路１１ｔ
構敢する。そのためｖｈｓ図に示すトランジスタＰＵＴ
の電圧・ＳａＷ性曲胎翻において、入力電圧Ｖ！がスレ
シールド電圧ｖｔｈより小のとさ、へ力亀ｆｉＩｘは甜
、れす、スレシールド電圧ｖｔｈより大のとき訛れ出す
。第１図のｔｌ！ｉ′１足抵抗Ｆを使用するとさの特性
縁を破線Ｒで示すが、 ｖｔｈ以上の人力電圧Ｖｘに対
してｔＳ同併な傾向で電訛工Ｘ とｆ）ｐ係を維持でさ
る。なおトランジスタアＵＴ はインバータ回路工ＭＶ
の出力が“）］”のとさ非４通で、′Ｌ”のとさ導通と
なる。この動作のため人力１．圧ＶｔについてのＭｊ＆
躯１回路がトランジスタ・トランジスタ・ロジック（ｉ
丁乙）のとξレベルがＶｏ＋＋ レベル１で引止げら
ハるから生トランジスタＩｇｌ鮎が０ＭＯ８のとき島速
動作が期待でさる。
スレシ璽ルド驚圧以下で高インピーダンスン呈し、ＢＩ
Ｉスレシ璽ルド電圧以よでは抵抗素子として動作する１
ｉｌＥ１１回路Ｙニジ０８ トランジスタのへカブルア
ツブ抵抗として′＃続したことである６１６１発明の実
施例 以下自重（二示す本発明の実施例について説明する。第
２齢は本発明の一実施例を示す回路図であって、ＰＵＴ
はトランジスタでそのゲート１１極と回路入力端子工
Ｍ曲に、インバータ回路工１１７ ケ挿入している。前
段麟１路との関連でスレシールド電圧ｖｔｈを足め、イ
ンバータ回路りｉｖはスレン１ルド亀圧ｖｔｈ以止Ｃ１
ｄいて出力レベル“Ｌ″となり、スレシールド電圧以）
で＆Ｘ＆ｉｊ力レベル“Ｈ′″となるように回路１１ｔ
構敢する。そのためｖｈｓ図に示すトランジスタＰＵＴ
の電圧・ＳａＷ性曲胎翻において、入力電圧Ｖ！がスレ
シールド電圧ｖｔｈより小のとさ、へ力亀ｆｉＩｘは甜
、れす、スレシールド電圧ｖｔｈより大のとき訛れ出す
。第１図のｔｌ！ｉ′１足抵抗Ｆを使用するとさの特性
縁を破線Ｒで示すが、 ｖｔｈ以上の人力電圧Ｖｘに対
してｔＳ同併な傾向で電訛工Ｘ とｆ）ｐ係を維持でさ
る。なおトランジスタアＵＴ はインバータ回路工ＭＶ
の出力が“）］”のとさ非４通で、′Ｌ”のとさ導通と
なる。この動作のため人力１．圧ＶｔについてのＭｊ＆
躯１回路がトランジスタ・トランジスタ・ロジック（ｉ
丁乙）のとξレベルがＶｏ＋＋ レベル１で引止げら
ハるから生トランジスタＩｇｌ鮎が０ＭＯ８のとき島速
動作が期待でさる。
＋７１発明の外米
本発明によるとν０８ ）ランジスタ回路の前段にお
けるレベルに応じてプルアップ抵抗としての適切な動作
ケ行なう態勢、紫十を接続しているから、レベルに佑じ
て非導通・導通に切替えられ＊ 直ＲｒＰＩ費１カケ低
下させることかでさる。
けるレベルに応じてプルアップ抵抗としての適切な動作
ケ行なう態勢、紫十を接続しているから、レベルに佑じ
て非導通・導通に切替えられ＊ 直ＲｒＰＩ費１カケ低
下させることかでさる。
また前段の回路が雛にＴＴｍのときＭＯ８トランジスタ
回路は高速動作が可能となる効果な有する。
回路は高速動作が可能となる効果な有する。
第１１は従来のＭ２Ｓ トランジスタ回路ン示す図、
弗：を図を工本発明の一実施例の回路檎放図、ｈｓｒｈ
はｓｇｔｍ中のトランジスタ回路テについての亀圧電ａ
ｔＰ＃性ン示す区である。 Ｍ８…０Ｍ０Ｂインバータ回路 ア■丁・・・プルアップ抵抗Ｓ自トランジスタＸＭ？−
・・インバータ回路 ｖ！・−人力電圧 工！・・・入力電訛咎許出
鵬人 富士通株式会社 代 増 人 弁理土鈴木朱祐 手続補正書（自発） 昭和５７年２月−に 特許庁畏官 島田春樹殿 １、事件の表示 昭和５６年 ％訂 願第２１５１４号 ２、発明の名称 ＭＯＥｉ ？ランジスタ回路３、
補正をする者 事件との関係 特許出願人 住 所神奈／１１県／１１１１市中原区止小山中１０１
５番地９ ゎ、。、５２２ 富士通株式会社代表省山
本卓眞 ４、代理人
はｓｇｔｍ中のトランジスタ回路テについての亀圧電ａ
ｔＰ＃性ン示す区である。 Ｍ８…０Ｍ０Ｂインバータ回路 ア■丁・・・プルアップ抵抗Ｓ自トランジスタＸＭ？−
・・インバータ回路 ｖ！・−人力電圧 工！・・・入力電訛咎許出
鵬人 富士通株式会社 代 増 人 弁理土鈴木朱祐 手続補正書（自発） 昭和５７年２月−に 特許庁畏官 島田春樹殿 １、事件の表示 昭和５６年 ％訂 願第２１５１４号 ２、発明の名称 ＭＯＥｉ ？ランジスタ回路３、
補正をする者 事件との関係 特許出願人 住 所神奈／１１県／１１１１市中原区止小山中１０１
５番地９ ゎ、。、５２２ 富士通株式会社代表省山
本卓眞 ４、代理人
Claims (1)
- ＷＮ紛回路との＠達で＆定されるスレシ璽ルド亀圧以下
で高インピーダンスτ呈り１．該スレシ冒ルド１圧以上
では抵抗素子として動作する能動回路馨、ν０８トラン
ジスタの入カブルアツブ抵抗として接続したことｔ％徴
とするＭｏ２ トランジスタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215124A JPS58117729A (ja) | 1981-12-31 | 1981-12-31 | Ｍｏｓトランジスタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215124A JPS58117729A (ja) | 1981-12-31 | 1981-12-31 | Ｍｏｓトランジスタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58117729A true JPS58117729A (ja) | 1983-07-13 |
Family
ID=16667123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56215124A Pending JPS58117729A (ja) | 1981-12-31 | 1981-12-31 | Ｍｏｓトランジスタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58117729A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0575686B1 (en) * | 1992-05-27 | 2001-10-31 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | CMOS logic circuit |
-
1981
- 1981-12-31 JP JP56215124A patent/JPS58117729A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0575686B1 (en) * | 1992-05-27 | 2001-10-31 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | CMOS logic circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4825106A (en) | MOS no-leak circuit | |
| US4988888A (en) | CMOS output circuit with intermediate potential setting means | |
| GB1589414A (en) | Fet driver circuits | |
| US4443715A (en) | Driver circuit | |
| US4071784A (en) | MOS input buffer with hysteresis | |
| JPS58117729A (ja) | Ｍｏｓトランジスタ回路 | |
| US4568844A (en) | Field effect transistor inverter-level shifter circuitry | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| JPS6012352Y2 (ja) | プッシュプル型ゲ−ト回路 | |
| JPS60137122A (ja) | 信号遅延回路 | |
| JPS6175618A (ja) | 相補形ＢｉＭＩＳ３ステ−トゲ−ト回路 | |
| JPH0245380B2 (ja) | ||
| JPH01223820A (ja) | パワーオン信号発生回路 | |
| JPH0344692B2 (ja) | ||
| JPH0529847A (ja) | 能動負荷回路及びそれを用いた差動増幅器 | |
| JPS61150515A (ja) | 半導体集積回路 | |
| JPS61214817A (ja) | Ｃｍｏｓ集積回路 | |
| JPS5834956A (ja) | 入力回路 | |
| JPS61264596A (ja) | 読み出し専用メモリ | |
| JP2735835B2 (ja) | 論理集積回路の電源投入リセット回路装置 | |
| JPH05204479A (ja) | 定電圧回路 | |
| JPS5880928A (ja) | 電源投入時リセツトトリガ自動発生回路 | |
| JPS63132527A (ja) | Ｃｍｏｓ論理回路 | |
| GB1372792A (en) | Threshold switch including field effect transistors | |
| JPH01305618A (ja) | Ｃｍｏｓインバータ出力回路 |