JPS5810993A - 同期用メモリの制御方式 - Google Patents
同期用メモリの制御方式Info
- Publication number
- JPS5810993A JPS5810993A JP56108433A JP10843381A JPS5810993A JP S5810993 A JPS5810993 A JP S5810993A JP 56108433 A JP56108433 A JP 56108433A JP 10843381 A JP10843381 A JP 10843381A JP S5810993 A JPS5810993 A JP S5810993A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- synchronization
- frame
- memory
- exchange
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル電子交換機に関する。特に伝送路と交
換機の関に設けられ、７０Ｍキャリアに対するインター
フェース装置として作用すゐフレームまたはマルチフレ
ームの同期用メモリの制御方式に関する。
換機の関に設けられ、７０Ｍキャリアに対するインター
フェース装置として作用すゐフレームまたはマルチフレ
ームの同期用メモリの制御方式に関する。
本発明の詳細な説明すると、第１図はデジタル交換機の
７０Ｍキャリアに対するインターフェース親電の一般的
な構成図である。特にこの図は伝送路からＰＯＭ信号を
受信する受信側部分についてブロック図で示したもので
ある。第１図でＢＵは変換回路で、伝送路Ｄテから受信
した双極性パルス列を交換機内ｅｌｌｌｌＫ適する単極
性パルス列に変換する。仁の出力信号ＤＵを入力とする
テには上記パルス列からクロック成分を抽出するタンク
回路である。このタンク回路テＸの出力０Ｒ）（追従し
て波形成形回路！Ｍは変換回路ＢＵＯ出力Ｄυの波形成
形を行う、この出力ＤＩＦはエラスチツタ睦ストア回路
１８に与えられて、ジッター等を除去する。交換機側の
クロック０ＰＩＩＫ同期しで読出された信号列Ｉ）Ｗは
、同期側ａ回路ＢＹに与、ｔうｔＬ、フレームパターン
、マルチフレームパターンを検出し、ビット同期、フレ
ーム同期、マルチフレーム同期を制御する。′ＩＰムは
フレーム・アライナで、出力ＤＷのフレーム位相でデー
タを内蔵のメモリに書込み、このデータを交換機側のフ
レーム位相で読出すととによって、伝送路と交換機内の
フレーム位相の差を吸収する。
７０Ｍキャリアに対するインターフェース親電の一般的
な構成図である。特にこの図は伝送路からＰＯＭ信号を
受信する受信側部分についてブロック図で示したもので
ある。第１図でＢＵは変換回路で、伝送路Ｄテから受信
した双極性パルス列を交換機内ｅｌｌｌｌＫ適する単極
性パルス列に変換する。仁の出力信号ＤＵを入力とする
テには上記パルス列からクロック成分を抽出するタンク
回路である。このタンク回路テＸの出力０Ｒ）（追従し
て波形成形回路！Ｍは変換回路ＢＵＯ出力Ｄυの波形成
形を行う、この出力ＤＩＦはエラスチツタ睦ストア回路
１８に与えられて、ジッター等を除去する。交換機側の
クロック０ＰＩＩＫ同期しで読出された信号列Ｉ）Ｗは
、同期側ａ回路ＢＹに与、ｔうｔＬ、フレームパターン
、マルチフレームパターンを検出し、ビット同期、フレ
ーム同期、マルチフレーム同期を制御する。′ＩＰムは
フレーム・アライナで、出力ＤＷのフレーム位相でデー
タを内蔵のメモリに書込み、このデータを交換機側のフ
レーム位相で読出すととによって、伝送路と交換機内の
フレーム位相の差を吸収する。
第１図では７レーム・アライナ１ム紘−りのプロッタで
示されているが、こＯ１１賂内のメモす紘メツセージデ
ータを離扱うメモリと、信号データを取扱うメモリとの
２ｆｆｉが用意されていて、前者紘フレー五周期でメツ
セージデー−の位相差を補正し、後者状４Ｉｉ奇のマル
チフレームを周期として信号デー−０位相差を補正する
ように構成されている。マルチフレーム唸、例えばＰ
ＯＭ ２４チャンネル方式で紘、１２フレームで１マル
チフν一ムを構成し、いわゆる０ＩＰＴ系ＯＳＯチヤネ
ルの方式では、１６フレームで１マルチフレームを構成
している。
示されているが、こＯ１１賂内のメモす紘メツセージデ
ータを離扱うメモリと、信号データを取扱うメモリとの
２ｆｆｉが用意されていて、前者紘フレー五周期でメツ
セージデー−の位相差を補正し、後者状４Ｉｉ奇のマル
チフレームを周期として信号デー−０位相差を補正する
ように構成されている。マルチフレーム唸、例えばＰ
ＯＭ ２４チャンネル方式で紘、１２フレームで１マル
チフν一ムを構成し、いわゆる０ＩＰＴ系ＯＳＯチヤネ
ルの方式では、１６フレームで１マルチフレームを構成
している。
１ ７レ一ムーアツイナ１ムＯ出力信号ＤＲ紘、交
換機のネットワークＩＮＫ与えられる。
換機のネットワークＩＮＫ与えられる。
従来のデジタル交換機に設けられているＰＯＭキャリア
に対するインターフェース装置では、上記の構成のよう
な信号データのフレーム位相を伝送路と交換機との間で
補正する回路で、メモリへの信号データの書込みおよび
読出しの制御は、フレーム同期およびマルチフレーム同
期が同期状■にあるか否かｋかかわらず行われていた。
に対するインターフェース装置では、上記の構成のよう
な信号データのフレーム位相を伝送路と交換機との間で
補正する回路で、メモリへの信号データの書込みおよび
読出しの制御は、フレーム同期およびマルチフレーム同
期が同期状■にあるか否かｋかかわらず行われていた。
このため、フレームあるいはマルチフレームが同期はず
れとなっている場合には、メモリに意味のないデータが
書込まれ、交換機側から見ると、伝送路から受信した信
号データ社その回線の状態にかがわらずランダムに変化
し続社ているように見えることＫする。
れとなっている場合には、メモリに意味のないデータが
書込まれ、交換機側から見ると、伝送路から受信した信
号データ社その回線の状態にかがわらずランダムに変化
し続社ているように見えることＫする。
交換機側ではこのデータの変化を検出して回線の状態を
判断するが、上記のように周期はずれを生じた状態で杜
、賞際の＠ｍｅ）状態を有効に検出することができ＆％
ｆ％、交換機側ではこれらの有効でないデータの＃＆瑠
を行うと、交換機の制御装置にとりては無駄な負担とな
るばかシか１本来処理しなければなら１に一有効なデー
タの処ｊ１に支障をきたすことに＆る。
判断するが、上記のように周期はずれを生じた状態で杜
、賞際の＠ｍｅ）状態を有効に検出することができ＆％
ｆ％、交換機側ではこれらの有効でないデータの＃＆瑠
を行うと、交換機の制御装置にとりては無駄な負担とな
るばかシか１本来処理しなければなら１に一有効なデー
タの処ｊ１に支障をきたすことに＆る。
もっとも、従来装置Ｋかいても、フレームパターｙＫ一
定時間以上ｇａｐを連続検出する場合には。
定時間以上ｇａｐを連続検出する場合には。
フレーム同期外れとして通話中の呼を強制切断する等の
処置は講じられているが、この動作時間は電子交換機の
制御装置が動作する時間と比べるとかな）長いので、交
換機Ｏ制御装置Ｋかかる負荷が大きくなる欠点がある。
処置は講じられているが、この動作時間は電子交換機の
制御装置が動作する時間と比べるとかな）長いので、交
換機Ｏ制御装置Ｋかかる負荷が大きくなる欠点がある。
本発明はこれを改良するもＯであって、伝送路から受信
されるデジタル信号列の同期が確立されていないと自に
、電子交換機の制御装置が無駄な動作を行わないように
して、制御装置の負荷を軽減させることのできる方式を
提供することを目的とする。
されるデジタル信号列の同期が確立されていないと自に
、電子交換機の制御装置が無駄な動作を行わないように
して、制御装置の負荷を軽減させることのできる方式を
提供することを目的とする。
本発明は伝送路から受信するデジタル信号列のフレーム
パターンまたはマルチフレームパターンにビット誤りが
検出されている期間は、インタフェイス装置内Ｏ位相開
期用メモリへの新たなデータの書込を禁止し、交換機側
へ紘ビット誤）が検出湯れる以前に＠送路よ）受信した
データを繰返して送出するように、上記メモリの書込お
よび読出を制御することを特徴とする。
パターンまたはマルチフレームパターンにビット誤りが
検出されている期間は、インタフェイス装置内Ｏ位相開
期用メモリへの新たなデータの書込を禁止し、交換機側
へ紘ビット誤）が検出湯れる以前に＠送路よ）受信した
データを繰返して送出するように、上記メモリの書込お
よび読出を制御することを特徴とする。
次に本発明の実施例についてさらに詳しく説明する。
第２１５）１１は本発明の一実施例を示す要部のブロッ
ク図である。第２！１ｌｌＫＴｈいてエラスチック・ス
トア１ｃ８、フレーム・アライナシム、フレーム同期回
路８！、交換機のネットワークＭＷおよび交換機からの
タロツタａｒｍｙ第１図で説明したものであって、本発
明の４１書ある構成の部分のみを散出してｑ＃に詳しく
ａ−する。
ク図である。第２！１ｌｌＫＴｈいてエラスチック・ス
トア１ｃ８、フレーム・アライナシム、フレーム同期回
路８！、交換機のネットワークＭＷおよび交換機からの
タロツタａｒｍｙ第１図で説明したものであって、本発
明の４１書ある構成の部分のみを散出してｑ＃に詳しく
ａ−する。
すなわち、フレーム・アライナシムにはメモリＭＩＭを
備え、この書込入力ＤＷはエラスチック・ストア！８か
ら与えられ、この読出出力］）１１は交換機のネットワ
ークＭＷへ送出される。このメモ９への書込アドレス祉
、フレームＷＩＪＪＩＩｗＩｉｌＩａｘから、アドレス
信号ＡＤＯＫよって与えられ、読出アドレスは交換機側
のタロツク０ＰＩＩＫ岡期して力９ンタ０テＲから発生
するアドレス信号ムＤ１によって与えられる。セレクタ
はこの二つのアドレス信号ムＤＯとＡＤｌ とを切替
えて、アドレス入力Ａ’Ｄ２として上記メモリＭＩＭに
与える。
備え、この書込入力ＤＷはエラスチック・ストア！８か
ら与えられ、この読出出力］）１１は交換機のネットワ
ークＭＷへ送出される。このメモ９への書込アドレス祉
、フレームＷＩＪＪＩＩｗＩｉｌＩａｘから、アドレス
信号ＡＤＯＫよって与えられ、読出アドレスは交換機側
のタロツク０ＰＩＩＫ岡期して力９ンタ０テＲから発生
するアドレス信号ムＤ１によって与えられる。セレクタ
はこの二つのアドレス信号ムＤＯとＡＤｌ とを切替
えて、アドレス入力Ａ’Ｄ２として上記メモリＭＩＭに
与える。
このメモリＭＩＩＭＫより、伝送路側の同期と交換横側
の同期のずれが補償される。
の同期のずれが補償される。
ここで、メモリＭ１１ｅＭＫ与えられる信号Ｗｌｌは、
書込許可信号であって、この信号Ｗａｌｌは、フレーム
同期回路Ｂ！の発生する書込許可信号ｖｍ。
書込許可信号であって、この信号Ｗａｌｌは、フレーム
同期回路Ｂ！の発生する書込許可信号ｖｍ。
とアラーム信号ムＬとが、ゲートＧ″ｅ＊定論理のもと
に送出されるように構成される。すなわち。
に送出されるように構成される。すなわち。
アラーム備考ムＬは、入力側のフレーム同期回路８Ｙに
おいて、フレーム同期パターンまたはマルチフレーム同
期パターンにエラーを検出したときに発せられる信号で
あって、このアラーム信号ムＬがエラー検出を意味する
ときＫａ、ゲート口は書込許可信号ｖｍｏが通過するこ
とを禁止して、メモリＭＩＭＯ新しいデータの書込を禁
止する。
おいて、フレーム同期パターンまたはマルチフレーム同
期パターンにエラーを検出したときに発せられる信号で
あって、このアラーム信号ムＬがエラー検出を意味する
ときＫａ、ゲート口は書込許可信号ｖｍｏが通過するこ
とを禁止して、メモリＭＩＭＯ新しいデータの書込を禁
止する。
このように新しいデータＯ書込が禁止されている期間は
、メモリＭ１ＭＯ内容は変更されないので、この期間の
読出タイ２ングでは、上記アラーム信号ム′Ｌが出る直
前に書込まれた古いデータが繰返し読出されることＫｔ
番、・この古いデータはその情報内容には価値がないが
、少なくとも意味を持つもので同期を維持するととので
きるものであって、読出出力ＤＲを入力する交換機のネ
ットワークＩＴでは、正常同期のまま信号処理を行うこ
とができる。
、メモリＭ１ＭＯ内容は変更されないので、この期間の
読出タイ２ングでは、上記アラーム信号ム′Ｌが出る直
前に書込まれた古いデータが繰返し読出されることＫｔ
番、・この古いデータはその情報内容には価値がないが
、少なくとも意味を持つもので同期を維持するととので
きるものであって、読出出力ＤＲを入力する交換機のネ
ットワークＩＴでは、正常同期のまま信号処理を行うこ
とができる。
この状態は入力側の回路で、フレーム同期およびマルチ
フレーム同期が確立するまで継続される。
フレーム同期が確立するまで継続される。
同期が確立されると、アラーム信号Ａｎがなくなり、書
込許可信号ｖｍｏは同７ｍ！ｉｆとしてメモリＭＩＭＫ
与えられて、新しいデータの書込が行われる。書込禁止
期間内に１入力端の同期回路でハンチングあるい社同期
引込の操作等が行われても、これは交換機のネットワー
クＩＩＴＷには直Ｉ！に影響を与えることがない。
込許可信号ｖｍｏは同７ｍ！ｉｆとしてメモリＭＩＭＫ
与えられて、新しいデータの書込が行われる。書込禁止
期間内に１入力端の同期回路でハンチングあるい社同期
引込の操作等が行われても、これは交換機のネットワー
クＩＩＴＷには直Ｉ！に影響を与えることがない。
以上述べたように１本発明によれば、伝送路から受信さ
れるデジタル信号列の同期が確立されていないときに、
電子交換機で同期はずれの意味のないデータを処理する
ことが回避されて、電子交換機の制御装置の負荷が軽減
される０本発明を実施することによ〕、制御装置の異常
時の負荷余裕を小さく設計することができるので、装置
を経済化することができる。
れるデジタル信号列の同期が確立されていないときに、
電子交換機で同期はずれの意味のないデータを処理する
ことが回避されて、電子交換機の制御装置の負荷が軽減
される０本発明を実施することによ〕、制御装置の異常
時の負荷余裕を小さく設計することができるので、装置
を経済化することができる。
第１画状本発明が実施される装置の一例を示す一般的な
ブロック構成図。 第２図は本発明実施例方式の要部ブロック構成図。 児 １ 図 ｊ’ｉ”＋２！２］
ブロック構成図。 第２図は本発明実施例方式の要部ブロック構成図。 児 １ 図 ｊ’ｉ”＋２！２］
Claims (1)
- （１）デジタル伝送路とデジタル交換機との間に配置さ
れ、伝送路から受信−ｓ３るＰＯ菫信号列をこの伝送路
の同期に従って書込み、交換機側のタロツクに同期して
読出すととＫより同期のインターフェースをとる同期用
メモリの制御方式において。 伝送路から受＠されるＰＯＭ信号列の同期パターンに誤
９が検出されている期間にはこの同期用メモリへの新た
なデータの書込を禁止し、前記期間にはその直前にこの
メモリに書込まれたデータを繰返して読出すように制御
することを特徴とする同期用メモリの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108433A JPS5810993A (ja) | 1981-07-11 | 1981-07-11 | 同期用メモリの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56108433A JPS5810993A (ja) | 1981-07-11 | 1981-07-11 | 同期用メモリの制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5810993A true JPS5810993A (ja) | 1983-01-21 |
Family
ID=14484646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56108433A Pending JPS5810993A (ja) | 1981-07-11 | 1981-07-11 | 同期用メモリの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810993A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61157688A (ja) * | 1984-12-28 | 1986-07-17 | Nippon Paint Co Ltd | スズおよびスズメツキ表面の脱脂洗浄剤 |
-
1981
- 1981-07-11 JP JP56108433A patent/JPS5810993A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61157688A (ja) * | 1984-12-28 | 1986-07-17 | Nippon Paint Co Ltd | スズおよびスズメツキ表面の脱脂洗浄剤 |
| JPH0359994B2 (ja) * | 1984-12-28 | 1991-09-12 | Nippon Paint Co Ltd |
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