JPS5844259B2 - 制御回路同期方式 - Google Patents

Description

【発明の詳細な説明】 本発明は制御回路同期方式に関する。

蓄積プログラム制御式の電話交換システムにおいては、
加入者の発呼状態、通話状態、選択信号などの検出を行
ないこの検出情報を中央制御装置に伝達するが、この際
、加入者の状態に応じて状態例えば電圧が変化する点を
走査点として、各走査点を行および列に対応させたマト
リクスに構成し、走査装置より一定サイクルで上記行を
走査して上記行の各走査点の状態を一時的蓄積メモリい
わゆるスキャンメモリに蓄積し、このメモリの内容を中
央制御装置の指令により読み取りその読取り結果を中央
制御装置に伝達することが行なわれている。

上記において、一時的蓄積メモリを２重化し、かつ上記
走査マトリクスの各走査点の状態を一時的蓄積メモリに
中央制御装置の指令によらずに自律的に書込を行なうよ
うにする場合がある。

この場合上記２重化された一時的メモリにはそれぞれア
ドレスを発生させるアドレスカウンタ（スキャンカウン
タ、行カウンタ）および上記アドレスカウンタに送る制
御信号、このアドレス信号とともに上記メモリに送る書
込制御信号等を発生する制御装置が設けられ、これ等も
メモリに対応して２重化されている。

２重化された制御回路のそれぞれから互に信号同期した
制御信号が送出されこれにより各系は動作する。

しかし上記アドレスカウンタは常用系のみ動作してこれ
から得られるアドレス信号は予備系にも送られる。

予備系のメモリへのデータ入力は常用系の制御信号に同
期し、また予備系のメモリへの書込制御信号は予備系の
制御信号に同期することとなる。

従って上記のような装置においては各制御回路から送出
される各種の制御信号は完全に信号位相が同期している
必要があり、信号同期が外れると満足な動作をしなくな
る。

また常用系において、制御信号に乱れを生ずるとこれに
よりアドレスカウンタやメモリの書込制御等が乱される
こととなる。

この種の装置において２個の信号を監視しその信号同期
外れを検出すると動作して同期を回復させる方式は公知
である。

第１図に公知方式の一例の接続を示す。

図において、ＣＴＬｏ、ＣＴＬｌはそれぞれ常用系およ
び予備系の制御回路における制御信号発生部を示すもの
である。

Ｄｌ、Ｄ２は２ビツト制御カウンタであって、入力端■
１．■２に入力する信号の立上り部に応動し、入力信号
をそれぞれ１／２分周して制御信号Ｑ１．Ｑ２として出
力する。

第２図は共通の基本クロックＣＬＫおよび各制御回路Ｃ
ＴＬｏ、ＣＴＬ１における制御信号Ｑｌ、Ｑ２０波形図
である。

各制御回路ＣＴＬｏ、ＣＴＬ□において共通の基本クロ
ックＣＬＫがそれぞれの制御カウンタＤ１０入力端■１
に入力すると、その出力端に周波数の１／２の制御
信号Ｑ１ が得られる。

なおこの制御信号Ｑ１ をさらに制御カウンタＤ２０入
力端子■２に入力させ、その出力よりさらに１／２分周
された制御信号Ｑ２を得る。

制御回路ＣＴＬｏとＣＴ Ｌ、とのそれぞれで発生する
制御信号Ｑ２の信号位相の同期監視装置として排他的論
理和回路ＥＯＲが設けられ、それぞれの制御信号Ｑ２は
該排他的論理和回路ＥＯＲの入力端にそれぞれ接続され
ている。

第２図に示すように、両制御信号Ｑ２の信号位相が一致
し、信号同期を保つ間は、上記排他的論理和回路ＥＯＲ
の２つの入力は“１”あるいは“０”で同一であるので
その出力１は“Ｏ”である。

しかし例えば第２図時点Ａにおいて何等かの原因、例え
ば外部雑音、により予備系制御回路ＣＴＬ１の制御カウ
ンタＤ２のみが歩進し、その制御信号Ｑ２の位相が反転
し、信号同期が乱れたとする。

そうすると、排他的論理和回路ＦＯＲの２人力が相異す
るのでその出力１は“１″となり、これが各制御カウン
タＤ１．Ｄ２のリセット端子Ｒに入力し、これ等をリセ
ットして全べてをその初期状態とし、その後入力する基
準クロックＣＬＫにより制御回路ＣＴＬｏ、ＣＴＬ１の
制御カウンタＤ１．Ｄ２を同一状態から動作開始させ同
期した制御信号Ｑ＋ 、Ｑ２を送出する。

しかし、この公知の方式では、制御カウンタＤｉ ｔ
Ｄ２が一旦リセットされるため制御信号Ｑ１゜Ｑ２にお
いて乱調を生じ、特に現用系においては、それ自身は正
常に動作しているにも拘らず予備系の誤動作に影響され
て、信号同期をとるためにその動作が一時中断する様な
影響を受ける欠点がある。

本発明は、このような装置において、信号同期を保持す
る必要のある両系の制御信号の同期外れの際、これを検
知して現用系の動作に影響を与えずに両制御信号の信号
位相を同期させ制御回路を同期させることを目的とする
ものである。

次に本発明の一実施例を図面について説明する。

第３図は本発明の一実施例の接続図、第４図はその動作
タイムチャートである。

第３図において、記号は第１図と同じものを表わし、な
お ＡＧ−ＡＧ３はアンドゲート、ＦＦ１ はフリップフロップを示す。

共通の基準クロックＣＬＫを受けて現用および予備系制
御回路ＣＴＬｏ。

ＣＴＬｌ においてそれぞれ同期した制御信号Ｑ１、お
よびＱ２を送出する動作も第１図のものと同様である。

両系の制御信号Ｑ２ が相互に信号同期していれば、信
号同期監視装置である排他的論理和回路ＦＯＲの出力は
“０”でありこれが否定されて出力１に“１”として出
力する。

この出力ｌの“′１”はアンドゲートＡＧ１ の一方の
入力に与えられこれを導通状態にしている。

基準クロックＣＬＫはこのアンドゲートＡＧ１ を通り
クロック信号が“１″となるときその出力２が“１″と
なり、フリップフロップＦＦのセット端子Ｓに与えられ
、これをセットし、その出力４を“１″とし、そのため
にこれを一つθ）入力とするアンドゲートＡＧ３は導通
状態にある。

基準クロックＣＬＫは否定されて第４図ＣＬＫの波形と
なってアンドゲートＡＧ、を通過し、さらに否定されて
基準クロックＣＬＫと同一波形として出力５に出力しこ
れが予備系制御回路ＣＴＬ１の制御カウンタＤ、の入力
端■１ に入力する。

従って、両系の制御回路ＣＴＬｏ、ＣＴＬ１の制御カウ
ンタＤ１ には共通の基準クロックＣＬＫが同時に入
力することとなり、両制御回路ＣＴＬｏ、ＣＴＬ１より
送出される制御信号特にＱ２が信号同期している限り、
第１図と全く同様に動作する。

第４図において、時点Ａにおいて伺等かの原因、例えば
外部雑音、により予備系制御回路ＣＴＬ。

制御カウンタＤ２のみ歩進し、その制御信号Ｑ２の位相
が反転し同期外れが生じたものとする。

これにより前記したように、排他的論理和回路ＦＯＲの
出力は“０″より“１″に転じ、これが否定されて、出
力１は“１″より“０”に転じ、アンドゲートＡＧ１を
非導通状態としかつその出力２を“０″とし、−力出力
１０゛０″によりアンドゲートＡＧ２を導通状態とする
ので、次に基準クロックＣＬＫの“１”が入力するとき
これを通過しフリップフロップＦＦのリセット端子Ｒに
入力し、これをリセットし、その出力４を“０”とする
。

この出力４の接続されているアンドゲートＡＧ、はこれ
により非導通状態となり、出力５は“１″に固定され、
予備系の制御カウンタＤ１の入力■１従ってその出力で
ある制御信号Ｑ１は“１”に固定される。

同様に制御信号Ｑ２ も“１パに固定される。

このように基準クロックＣＬＫは予備系制御回路ＣＴＬ
１に入力することが禁止され、予備系ＣＴＬ１の制御信
号Ｑ１．Ｑ２はこのときの状態に固定される。

現用系制御回路ＣＴＬｏはこれによって例等影響を受け
ないので、その制御信号Ｑ１．Ｑ２は正常に送出され、
現用系の制御動作は正常に行なわれる。

次に、時点Ｂにおいて現用系制御回路ＣＴＬ。

の制御信号Ｑ２が１″に転じて信号同期が回復すると、
排他的論理和回路ＥＯＲの出力が“′Ｏ″従ってその否
定出力１が“１″となり、従ってアンドゲートＡＧ１が
導通、アンドゲート、Ａｃ１が非導通となる。

従って、アンドゲートＡＧ２の出力３は“Ｏ”となり、
またアンドゲートＡＧ１の出力２は基本クロックＣＬＫ
に一致する。

従って次に基本クロックＣＬＫが“１″に転するとこの
“１″がアンドゲートＡＧ１を通過してフリップフロッ
プＦＦのセット端子Ｓに入力してこれをセットし、その
出力４は“１”となる。

従って出力４の“１”がアンドゲートＡＧ、の入力とな
り該ゲートＡＧ３は導通状態となり、その出力５には基
本クロックＣＬＫと同様の信号が現れるようになり、す
なわち、上記の基準クロックＣＬＫの入力禁止が解除さ
れ予備系制御回路ＣＴＬ１の制御カウンタＤ１は動作を
再開し、予備系制御回路ＣＴＬ１より現用系制御回路Ｃ
ＴＬｏの制御信号と同期した制御信号の送出を再開する
。

上記のように、制御信号の信号同期の外れた期間予備系
制御回路ＣＴＬ１に基本クロックＣＬＫの入力すること
を禁止し、一方塊用系制御回路ＣＴＬｏはそのまま動作
を継続させて制御信号を送出し、信号同期した時点で上
記禁止を解除して予備系制御回路ＣＴＬ１の動作を再開
させるようにしたものである。

上記実施例においては、信号同期外れ検出後、基本クロ
ックＣＬＫ入力禁止回路を予備系制御回路にのみ設けた
が、これを現用側に設けることも可能であり、この入力
禁止回路（上記アンドゲートＡＧ、）を現用予備の両方
に設は場合に応じてすなわち現用系から予備系に切替え
た場合、この禁止回路もともに切替え、常に現用してい
る系に対して制御に影響を与えないようにすることが可
能である。

また、制御カウンタＤ１．Ｄ２として２ビツトの場合を
例示したが本発明はさらに多数のビットカウンタの場合
にも適用可能であり、また各制御回路にさらに多数の制
御カウンタを設置して多種数の制御信号を得る場合にも
適用可能である。

本発明は上記のように構成されているので、２重化され
た装置の現用系および予備系の制御回路の同期が外れた
場合、現用系の動作に影響を与えることなく同期を回復
させることができる効果がある。

また制御カウンタとしてリセット端子の設けてないもの
を使用し得る効果がある。

【図面の簡単な説明】

第１図は従来の制御回路同期方式の一例の接続図、第２
図は第１図の方式の動作タイムチャート、第３図は本発
明の一実施例の接続図、第４図は第３図の本発明の実施
例の動作タイムチャートである。 ＣＴＬｏ、ＣＴＬｌ・・・・・・現用および予備の制御
回路、Ｄｌ、Ｄ２・・・・・・制御カウンタ、Ｑｌ、Ｑ
２・・・・・・制御信号、ＣＬ、Ｋ・・・・・・基準ク
ロック、ＥＯＲ・・・・・・排他的論理和回路、ＡＧ１
〜ＡＧ、・・・・・・アンドゲート、ＦＦ・・・・・・
フリップフロップ、１，２，３，４，５・・・・・・そ
れぞれ排他的論理和回路、アンドゲートＡＧ１．ＡＧ２
．フリップフロップＦＦ、アンドゲートＡＧ３の出力。

Claims (1)

【特許請求の範囲】
1. １ それぞれに制御回路を有し、正常時に互に同期のと
   れている２重化された装置と、２重化された装置のそれ
   ぞれの制御回路に設けられ共通の基本クロックからそれ
   ぞれの装置の制御信号を発生させる制御信号発生部と、
   上記制御信号の信号同期監視装置と、該監視装置が上記
   制御信号の信号同期外れを検出したとき上記２重化され
   た装置のうちの予備系へ上記基本クロックの入力するこ
   とを禁止し、信号同期の回復を検知したとき上記禁止を
   解除する装置とを具備することを特徴とする制御回路同
   期方式。