JPS5810240Y2 - Ｉｃメモリユニツト - Google Patents
ＩｃメモリユニツトInfo
- Publication number
- JPS5810240Y2 JPS5810240Y2 JP1977113380U JP11338077U JPS5810240Y2 JP S5810240 Y2 JPS5810240 Y2 JP S5810240Y2 JP 1977113380 U JP1977113380 U JP 1977113380U JP 11338077 U JP11338077 U JP 11338077U JP S5810240 Y2 JPS5810240 Y2 JP S5810240Y2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- unit
- signal
- capacity
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Static Random-Access Memory (AREA)
Description
【考案の詳細な説明】
本考案はメモリユニットの種類を減少させ、その製作及
び保守を容易にしたＩＣメモリユニットに関するもので
ある。
び保守を容易にしたＩＣメモリユニットに関するもので
ある。
ＩＣメモリ素子の１個当りの容量が小さい間は問題がな
かったが、近年のようにＩＣ技術が発達し素子当たりの
容量が増大して来ると、メモリユニットの種類を減少さ
せその製作及び保守を容易にすることが要求されるよう
になる。
かったが、近年のようにＩＣ技術が発達し素子当たりの
容量が増大して来ると、メモリユニットの種類を減少さ
せその製作及び保守を容易にすることが要求されるよう
になる。
例えば、第１図、第２図及び第３図に示すプリント基板
１のサイズが２０ｃｍ×２０ｃｍ程度の場合、普通、１
４〜１８ピンのＩＣならば５０個程度の搭載が可能であ
る。
１のサイズが２０ｃｍ×２０ｃｍ程度の場合、普通、１
４〜１８ピンのＩＣならば５０個程度の搭載が可能であ
る。
１バイト＝９ピントの構成で、容量４にピント、出力１
ピントのＩＣメモリ２を、３６個同一プリント基板１上
に搭載することは容易で、この場合のメモリユニットの
容量は１６にバイトになる。
ピントのＩＣメモリ２を、３６個同一プリント基板１上
に搭載することは容易で、この場合のメモリユニットの
容量は１６にバイトになる。
第１図、第２図及び第３図では、ＩＣメモリ２を４にバ
イト単位に便宜上Ａ、Ｂ、Ｃ，Ｄの記号を付しである。
イト単位に便宜上Ａ、Ｂ、Ｃ，Ｄの記号を付しである。
このようなメモリユニットが接続しであるアドレスバス
が、例えばアドレス信号ＡＤＯ〜ＡＤ １５の１６個と
し、プリント基板１にＩＣメモリ２と第４図に示す制御
回路が搭載されているものとする。
が、例えばアドレス信号ＡＤＯ〜ＡＤ １５の１６個と
し、プリント基板１にＩＣメモリ２と第４図に示す制御
回路が搭載されているものとする。
第４図に示す制御回路で、１１−１ 、１１−２は指定
スイッチで、メモリユニットの選択されるア）−”Ｌ／
ス領域を指定する。
スイッチで、メモリユニットの選択されるア）−”Ｌ／
ス領域を指定する。
指定スイッチ１１−１゜１１−２は、第４図に示すよう
に、その１端がアースに接続され他端が抵抗１７と排他
的ＯＲ回路１２−１に接続された構成となっている。
に、その１端がアースに接続され他端が抵抗１７と排他
的ＯＲ回路１２−１に接続された構成となっている。
抵抗１７は、指定スイッチ１１−１．１１−２が開放状
態の時、その出力信号の論理値ｔｔ １ ｎに保持する
機能を有している。
態の時、その出力信号の論理値ｔｔ １ ｎに保持する
機能を有している。
排他的ＯＲ回路１２−１ 、１２−２の他端には、アド
レス信号ＡＤ１５及びＡＤ１４が入力として与えられ、
指定スイッチ１１−１．１１−２の出力信号″と排他的
論理和が得られ、これがＡＮＤ回路１３に入力として与
えられるように構成されている。
レス信号ＡＤ１５及びＡＤ１４が入力として与えられ、
指定スイッチ１１−１．１１−２の出力信号″と排他的
論理和が得られ、これがＡＮＤ回路１３に入力として与
えられるように構成されている。
このＡＮＤ回路１３から選択信号Ｆｓが得られる。
選択信号Ｆｓは、指定スイッチ１１−１ 、１１−２が
指定したアドレス領域とアドレス信号ＡＤ１５゜ＡＤ１
４が示すアドレス領域が一致した場合に、ＡＮＤ回路１
３から得られてメモリユニットが選択され、読み出し書
き込みが可能な状態になる。
指定したアドレス領域とアドレス信号ＡＤ１５゜ＡＤ１
４が示すアドレス領域が一致した場合に、ＡＮＤ回路１
３から得られてメモリユニットが選択され、読み出し書
き込みが可能な状態になる。
この選択信号Ｆｓは、アドレス信号ＡＤ１３゜ＡＤ １
２と共にデコーダ１４に与えられ、アドレス信号ＡＤ
１３ 、 ＡＤ １２により出力信号ＣＥＡ。
２と共にデコーダ１４に与えられ、アドレス信号ＡＤ
１３ 、 ＡＤ １２により出力信号ＣＥＡ。
ＣＥ−Ｂ 、ＣＥ−Ｃ，ＣＥ−Ｄ、の内の１信号のみが
その論理値がｔｔ Ｏｊｊになるように構成されている
。
その論理値がｔｔ Ｏｊｊになるように構成されている
。
このデコーダ１４の論理値が０”となった出力信号によ
り、第１図に示したＩＣメモリのＡ。
り、第１図に示したＩＣメモリのＡ。
Ｂ、Ｃ，Ｄ群中の対応する１群のみが動作可能な状態に
設定される。
設定される。
デコーダ１４は、第４図に示すようにインバータ１５−
１ 、１５−２及びＮＡＮＤ回路１６−Ｌｌ ６−２．
１６−３．１６−４で構成されている。
１ 、１５−２及びＮＡＮＤ回路１６−Ｌｌ ６−２．
１６−３．１６−４で構成されている。
ここで、最大搭載可能容量が１６にバイトのメモリユニ
ットを当初から１６にバイトとしてメーカ側からユーザ
側に提供したり、あるいは最大搭載可能容量が８にバイ
トのメモリュニンｔｆ８にバイトとして提供したりする
ようＫ、１６にバイト専用プリント基板、８にバイト専
用プリント基板を別個に用意する場合は問題はない。
ットを当初から１６にバイトとしてメーカ側からユーザ
側に提供したり、あるいは最大搭載可能容量が８にバイ
トのメモリュニンｔｆ８にバイトとして提供したりする
ようＫ、１６にバイト専用プリント基板、８にバイト専
用プリント基板を別個に用意する場合は問題はない。
問題は、開発費や開発後の管理業務を減縮させるために
２種類のプリント基板を１種類のプリント基板で兼用さ
せるべく、最大１６にバイトの実装容量があるものに、
その半分の８にバイトだけ実装してユーザ側に提供する
場合である。
２種類のプリント基板を１種類のプリント基板で兼用さ
せるべく、最大１６にバイトの実装容量があるものに、
その半分の８にバイトだけ実装してユーザ側に提供する
場合である。
この場合、通常第２図に示される搭載位置Ａ、Ｂに８に
バイトのメモリが実装されてユーザに提供される。
バイトのメモリが実装されてユーザに提供される。
これは第４図において、アドレス信号ＡＤ１３を論理値
ａｔ Ｏｎに固定して位置Ａ、Ｂに対応するアドレス領
域を選択したことになる。
ａｔ Ｏｎに固定して位置Ａ、Ｂに対応するアドレス領
域を選択したことになる。
その後、ユーザ側がらさらに８にバイトのメモリ増設を
行ない、合計１６にバイトにしたいという要求があると
、増設されるユニットでは、アドレス信号ＡＤ１３をｔ
ｔ １ ｐｐに固定して第３図に示される搭載位置Ｃ９
Ｄを選択してこれに８にバイトのメモリを実装したもの
を提供することになる。
行ない、合計１６にバイトにしたいという要求があると
、増設されるユニットでは、アドレス信号ＡＤ１３をｔ
ｔ １ ｐｐに固定して第３図に示される搭載位置Ｃ９
Ｄを選択してこれに８にバイトのメモリを実装したもの
を提供することになる。
このように、従来回路によるときは、最大１６にバイト
の実装容量を持つプリント基板にその半分の８にバイト
だけ実装してユーザー側に提供する場合に、８にバイト
という同一メモリ容量をもつものに対し、メモリ素子の
搭載位置の異なる２種類のメモリユニットが必要となる
。
の実装容量を持つプリント基板にその半分の８にバイト
だけ実装してユーザー側に提供する場合に、８にバイト
という同一メモリ容量をもつものに対し、メモリ素子の
搭載位置の異なる２種類のメモリユニットが必要となる
。
この理由は１６にバイトのプリント基板に８にバイト搭
載する際に、最大容量１６にバイトに合せて４にバイト
単位にメモリ素子が選択される論理になっているからで
ある。
載する際に、最大容量１６にバイトに合せて４にバイト
単位にメモリ素子が選択される論理になっているからで
ある。
従って、従来回路によるときは、その製作面での複雑化
と、保守に要するユニット種類数が増加するという問題
が存在する。
と、保守に要するユニット種類数が増加するという問題
が存在する。
なお、４にビット素子で説明しているため、素子内のア
ドレスを指定する１２本のアドレス信号線ＡＤＯ〜ＡＤ
１１は、第４図では図示が省略されている。
ドレスを指定する１２本のアドレス信号線ＡＤＯ〜ＡＤ
１１は、第４図では図示が省略されている。
本考案の目的は、従来技術での上述した問題点を解決し
１．メモリユニットの種類を減少させその製作及び保守
を容易にすることのできるＩＣメモリユニットを提供す
ることにある。
１．メモリユニットの種類を減少させその製作及び保守
を容易にすることのできるＩＣメモリユニットを提供す
ることにある。
本考案の特徴は、上記目的を達成するために、各メモリ
ユニット内に、ユニットのメモリ容量を指定スる第１の
手段と、ユニット内のアドレス領域を指定する第２の手
段と、ユニットに供給されるアドレス信号と前記第１の
手段出力信号と前記第２の手段出力信号とからユニット
内のメモリ素子を選択する信号を作成して出力する選択
手段とを備え、かつ、前記ユニットのメモリ容量を指定
する第１の手段は、その指定メモリ容量がメモリユニッ
トの最大搭載可能容量の半分以下の場合は前記アドレス
信号に影響されずにユニット内の所定の固定位置を指定
する出力信号を前記選択手段に送出する指定スイッチを
備えたメモリ容量指定手段とすることにある。
ユニット内に、ユニットのメモリ容量を指定スる第１の
手段と、ユニット内のアドレス領域を指定する第２の手
段と、ユニットに供給されるアドレス信号と前記第１の
手段出力信号と前記第２の手段出力信号とからユニット
内のメモリ素子を選択する信号を作成して出力する選択
手段とを備え、かつ、前記ユニットのメモリ容量を指定
する第１の手段は、その指定メモリ容量がメモリユニッ
トの最大搭載可能容量の半分以下の場合は前記アドレス
信号に影響されずにユニット内の所定の固定位置を指定
する出力信号を前記選択手段に送出する指定スイッチを
備えたメモリ容量指定手段とすることにある。
以下、本考案に係るＩＣメモリユニットを、その実施例
に基づいて詳細に説明する。
に基づいて詳細に説明する。
本考案に係るＩＣメモリユニットに使用する制御回路の
実施例の構成を第５図にフロック図として示す。
実施例の構成を第５図にフロック図として示す。
図で、指定スイッチ１１−４はメモリユニットの容量を
指定するもので、その出力信号の論理値はユニットの容
量が１６にバイトの時１１０”に、又ユニットの容量が
８にバイトの時″１”に設定される。
指定するもので、その出力信号の論理値はユニットの容
量が１６にバイトの時１１０”に、又ユニットの容量が
８にバイトの時″１”に設定される。
１１−１及び１１−２は、第４図に示したものと同じ内
部構成、同じ機能を有する指定スイッチで、メモリユニ
ットの選択されるアドレス領域全指定する。
部構成、同じ機能を有する指定スイッチで、メモリユニ
ットの選択されるアドレス領域全指定する。
さらに図示するように、指定スイッチ１１−４の出力信
号は、ＡＮＤ回路３１、ＮＡＮＤ回路３３に入力として
与えられるように構成されている。
号は、ＡＮＤ回路３１、ＮＡＮＤ回路３３に入力として
与えられるように構成されている。
１１−３は指定スイッチで、アドレス信号ＡＤ１３を反
転あるいは非反転するように制御することにより、常に
第２図の搭載位置Ａ、Ｂが選択されるようにするための
ものである。
転あるいは非反転するように制御することにより、常に
第２図の搭載位置Ａ、Ｂが選択されるようにするための
ものである。
この指定スイッチ１１−３の出力がＡＮＤ回路３１の一
方の入力となり、このＡＮＤ回路３１の出力がアドレス
信号ＡＤ１３と共に排他的ＯＲ回路３２に入力され、こ
の排他的ＯＲ回路３２０出力ｔ５が、デコーダ１４のイ
ンバータ１５−１（第４図）への入力となると共に、指
定スイッチ１１−４の出力信号と共にＮＡＮＤ回路３３
に入力として与えられるようになっている。
方の入力となり、このＡＮＤ回路３１の出力がアドレス
信号ＡＤ１３と共に排他的ＯＲ回路３２に入力され、こ
の排他的ＯＲ回路３２０出力ｔ５が、デコーダ１４のイ
ンバータ１５−１（第４図）への入力となると共に、指
定スイッチ１１−４の出力信号と共にＮＡＮＤ回路３３
に入力として与えられるようになっている。
ＮＡＮＤ回路３３の出力信号が、アドレス領域を選択す
る選択信号Ｆｓ （第４図）を作成しているＡＮＤ回路
３４（第４図のＡＮＤ回路１３に対応）の第３番目の入
力として与えられている。
る選択信号Ｆｓ （第４図）を作成しているＡＮＤ回路
３４（第４図のＡＮＤ回路１３に対応）の第３番目の入
力として与えられている。
ＡＮＤ回路３４の出力信号ｔａが本考案実施例の選択信
号となり、第４図従来例と同一内部構成を有するデコー
ダ１４に与えられるようになっている。
号となり、第４図従来例と同一内部構成を有するデコー
ダ１４に与えられるようになっている。
なお、アドレス信号ＡＤ １２ ハ、信号ｔｃ として
デコーダ１４内のインバータ１５−２ （第４図）に入
力される。
デコーダ１４内のインバータ１５−２ （第４図）に入
力される。
いま、メモリユニットの容量が１６にバイトの時、前述
のように指定スイッチ１１−４の出力信号はＯ″に設定
されるので、ＮＡＮＤ回路３３の出力信号は１″となり
、ＡＮＤ回路３１の出力信号は°゛Ｏ″となる。
のように指定スイッチ１１−４の出力信号はＯ″に設定
されるので、ＮＡＮＤ回路３３の出力信号は１″となり
、ＡＮＤ回路３１の出力信号は°゛Ｏ″となる。
このために、排他的ＯＲ回路３２の出力信号はアドレス
信号ＡＤ１３と同一になるので、メモリユニットの容量
が１６にバイトの時には、第５図に示した制御回路は第
４図に示したものと同一の機能を有することになる。
信号ＡＤ１３と同一になるので、メモリユニットの容量
が１６にバイトの時には、第５図に示した制御回路は第
４図に示したものと同一の機能を有することになる。
一方、メモリユニットの容量が８にバイトの時は、指定
スイッチ１１−４の出力信号の論理値は前述のように論
理値（（１ｊｊに固定されるので、ＮＡＮＤ回路３３の
出力が１”となって選択信号ｔａの論理値が１″となり
得るのは、排他的ＯＲ回路３２の出力信号の論理値が０
″の場合となる。
スイッチ１１−４の出力信号の論理値は前述のように論
理値（（１ｊｊに固定されるので、ＮＡＮＤ回路３３の
出力が１”となって選択信号ｔａの論理値が１″となり
得るのは、排他的ＯＲ回路３２の出力信号の論理値が０
″の場合となる。
排他的ＯＲ回路３２の出力信号の論理値が（ｔ ＯＨと
なる条件は、アドレス信号ＡＤ１３が′０”のときは指
定スイッチ１１−３の出力信号も°′０″となるように
設定されること及びアドレス信号ＡＤ１３がｌ″のとき
は指定スイッチ１１−３の出力信号も１″となるように
設定されることである。
なる条件は、アドレス信号ＡＤ１３が′０”のときは指
定スイッチ１１−３の出力信号も°′０″となるように
設定されること及びアドレス信号ＡＤ１３がｌ″のとき
は指定スイッチ１１−３の出力信号も１″となるように
設定されることである。
従って、選択信号Ｆｓの論理値が１″になるためには、
アドレス信号ＡＤ１３がＯ″のときは指定スイッチ１１
−３の出力が０″となるように設定し、アドレス信号Ａ
Ｄ１３が１″のときは指定スイッチ１１−３の出力が１
″となるように設定することが必要である。
アドレス信号ＡＤ１３がＯ″のときは指定スイッチ１１
−３の出力が０″となるように設定し、アドレス信号Ａ
Ｄ１３が１″のときは指定スイッチ１１−３の出力が１
″となるように設定することが必要である。
指定スイッチ１１−３の出力を上記のようにアドレス信
号ＡＤ１３の状態に応じて設定することにより、排他的
ＯＲ回路３２の出力ｔｂは常にＯ″となり、ＡＮＤ回路
３４から出力されるアドレス領域の選択信号ｔａが１″
となる。
号ＡＤ１３の状態に応じて設定することにより、排他的
ＯＲ回路３２の出力ｔｂは常にＯ″となり、ＡＮＤ回路
３４から出力されるアドレス領域の選択信号ｔａが１″
となる。
排他的ＯＲ回路３２０出力ｔｂは、ＮＡＮＤ回路３３を
介してＡＮＤ回路３４に入力されていると同時に、デコ
ーダ１４のインバータ１５−１への入力信号ともなって
いる。
介してＡＮＤ回路３４に入力されていると同時に、デコ
ーダ１４のインバータ１５−１への入力信号ともなって
いる。
さてデコーダ１４０入力端子ｔｂの信号の論理値が′０
″となるとき、デコーダ１４はその出力信号ＣＥ −Ａ
及びＣＥ −Ｂのみが論理値ｔｔ Ｏｐｐとなり得る。
″となるとき、デコーダ１４はその出力信号ＣＥ −Ａ
及びＣＥ −Ｂのみが論理値ｔｔ Ｏｐｐとなり得る。
このように、設定スイッチ１１−３を設け、その設定信
号により、アドレス信号ＡＤ１３が０”のときはそのま
ま通過させ、１”のときはこれを反転して通過させる論
理回路を設けたことにより、デコーダ１４０入力端子ｔ
ｂの信号の論理値は常に０″となり、これは第４図従来
回路でのアドレス信号ＡＤ１３が常に０′″であること
に相当する。
号により、アドレス信号ＡＤ１３が０”のときはそのま
ま通過させ、１”のときはこれを反転して通過させる論
理回路を設けたことにより、デコーダ１４０入力端子ｔ
ｂの信号の論理値は常に０″となり、これは第４図従来
回路でのアドレス信号ＡＤ１３が常に０′″であること
に相当する。
すなわち、この場合第２図に示すメモリユニットのみが
作動可能となり、第３図に示すメモリユニットは不要と
なってメモリユニットの種類を減少させることが可能と
なる。
作動可能となり、第３図に示すメモリユニットは不要と
なってメモリユニットの種類を減少させることが可能と
なる。
以上、詳細に説明したように、本考案に係るＩＣメモリ
ユニットでは、従来の各メモリユニットごとに設けられ
ているアドレス領域指定手段及びデコーダに、さらにユ
ニットのメモリ容量を指定する回路手段を追加設置し、
このメモリ容量指定手段を、その指定メモリ容量がメモ
リユニットの最大搭載可能容量の半分以下の場合は、ア
ドレス信号に影響されることなくユニット内の所定の固
定位置を指定する出力信号をデコーダに送出する指定ス
イッチを備えたメモリ容量指定手段としたことにより、
例えば１６にバイトの最大搭載可能容量をもつプリント
基板に８にバイトだけ実装してユーザ側に提供する場合
、入力されるアドレス信号には関係な（常に所定位置に
実装されることになり、従来回路の場合のようにアドレ
ス信号に応じて実装位置が変化する不都合は除去され、
これにより、メモリユニットの種類を減少させ、その製
作及び保守を容易にすることができる。
ユニットでは、従来の各メモリユニットごとに設けられ
ているアドレス領域指定手段及びデコーダに、さらにユ
ニットのメモリ容量を指定する回路手段を追加設置し、
このメモリ容量指定手段を、その指定メモリ容量がメモ
リユニットの最大搭載可能容量の半分以下の場合は、ア
ドレス信号に影響されることなくユニット内の所定の固
定位置を指定する出力信号をデコーダに送出する指定ス
イッチを備えたメモリ容量指定手段としたことにより、
例えば１６にバイトの最大搭載可能容量をもつプリント
基板に８にバイトだけ実装してユーザ側に提供する場合
、入力されるアドレス信号には関係な（常に所定位置に
実装されることになり、従来回路の場合のようにアドレ
ス信号に応じて実装位置が変化する不都合は除去され、
これにより、メモリユニットの種類を減少させ、その製
作及び保守を容易にすることができる。
第１図は容量１６にバイトのＩＣメモリユニットのメモ
リ素子の搭載状態を示す図、第２図及び第３図は容量８
にバイトのＩＣメモリユニットのメモリ素子の搭載状態
を示す図、第４図は従来使用されている制御回路の構成
を示すブロック図、第５図は本考案に係るＩＣメモリユ
ニットに使用する制御回路の実施例の構成を示すブロッ
ク図である。 符号の説明、１・・・・・・プリント基板、２・・・・
・・ＩＣメモリ、１１−１．１１−２．１１−３．１１
−４・・・・・・指定スイッチ、１２−１．１２−２・
・・・・・排他的ＯＲ回路、１３・・・・・・ＡＮＤ回
路、１４・・・・・・デコーダ、１５−１ 、１５−２
・・・・・・インバータ、１６−１゜１６−２．１６−
３．１６−４・・・・・・ＮＡＮＤＡＮＤ回路・・・・
・・抵抗、３１・・・・・・ＡＮＤ回路、３２・・・・
・・排他的ＯＲ回路、３３・・・・・・ＮＡＮＤＡＮＤ
回路・・・・・・ＡＮＤ回路。
リ素子の搭載状態を示す図、第２図及び第３図は容量８
にバイトのＩＣメモリユニットのメモリ素子の搭載状態
を示す図、第４図は従来使用されている制御回路の構成
を示すブロック図、第５図は本考案に係るＩＣメモリユ
ニットに使用する制御回路の実施例の構成を示すブロッ
ク図である。 符号の説明、１・・・・・・プリント基板、２・・・・
・・ＩＣメモリ、１１−１．１１−２．１１−３．１１
−４・・・・・・指定スイッチ、１２−１．１２−２・
・・・・・排他的ＯＲ回路、１３・・・・・・ＡＮＤ回
路、１４・・・・・・デコーダ、１５−１ 、１５−２
・・・・・・インバータ、１６−１゜１６−２．１６−
３．１６−４・・・・・・ＮＡＮＤＡＮＤ回路・・・・
・・抵抗、３１・・・・・・ＡＮＤ回路、３２・・・・
・・排他的ＯＲ回路、３３・・・・・・ＮＡＮＤＡＮＤ
回路・・・・・・ＡＮＤ回路。
Claims (1)
- 複数のメモリユニットがパスライン形式で接続されメモ
リユニットの選択及び選択されたメモリユニット内の起
動すべきメモリ素子の選択がそれぞれアドレス信号をデ
コードすることで行なわれるＩＣメモリユニットにおい
て、各メモリユニット内に、ユニットのメモリ容量を指
定する第１の手段と、ユニットのアドレス領域を指定す
る第２の手段と、ユニットに供給されるアドレス信号と
前記第１の手段出力信号と前記第２の手段出力信号とか
らユニット内のメモリ素子を選択する信号を作成して出
力するデコーダとを備え、かつ、前記ユニットのメモリ
容量を指定する第１の手段は、その指定メモリ容量がメ
モリユニットの最大搭載可能容量の半分以下の場合は前
記アドレス信号に影響されずにユニット内の所定の固定
位置を指定する出力信号を前記デコーダに送出する指定
スイッチを備えたメモリ容量指定手段としたことを特徴
とするＩＣメモリユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1977113380U JPS5810240Y2 (ja) | 1977-08-26 | 1977-08-26 | Ｉｃメモリユニツト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1977113380U JPS5810240Y2 (ja) | 1977-08-26 | 1977-08-26 | Ｉｃメモリユニツト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5441139U JPS5441139U (ja) | 1979-03-19 |
| JPS5810240Y2 true JPS5810240Y2 (ja) | 1983-02-24 |
Family
ID=29063136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1977113380U Expired JPS5810240Y2 (ja) | 1977-08-26 | 1977-08-26 | Ｉｃメモリユニツト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5810240Y2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036040A (ja) * | 1973-08-03 | 1975-04-04 | ||
| JPS50137449A (ja) * | 1974-04-17 | 1975-10-31 |
-
1977
- 1977-08-26 JP JP1977113380U patent/JPS5810240Y2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036040A (ja) * | 1973-08-03 | 1975-04-04 | ||
| JPS50137449A (ja) * | 1974-04-17 | 1975-10-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5441139U (ja) | 1979-03-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20070016737A1 (en) | Memory module indicator device | |
| KR970059947A (ko) | 외부 장치를 억세스하기 위한 데이터 처리 시스템 및 그 방법 | |
| JPH07200463A (ja) | Ｉｄｅインターフェースを有するマイクロ・チャネル・バス・コンピュータ・システム | |
| JPH06131257A (ja) | 動的に構成可能なメモリサイズ可変インタフェースカード | |
| JPS5810240Y2 (ja) | Ｉｃメモリユニツト | |
| JPH03268266A (ja) | フロッピーディスク装置 | |
| JPS60201461A (ja) | システム構成認識方式 | |
| JP3365283B2 (ja) | 半導体記憶装置 | |
| EP0660242B1 (en) | Data processing system having a function of changing a bus width | |
| JPS63241649A (ja) | マイクロコンピユータ・システム | |
| KR100542339B1 (ko) | 메모리 확장장치 | |
| JP3038618B2 (ja) | テスト用回路を内蔵したメモリ装置 | |
| JP4023812B2 (ja) | 移動通信端末機のノイズ減衰型バス構造 | |
| JP2001075745A (ja) | 情報処理装置、半導体メモリ装着用アダプタ | |
| KR0147476B1 (ko) | 컴퓨터의 입/출력 컨피그레이션 셋팅 시스템 및 방법 | |
| JPH05173876A (ja) | 増設メモリボード | |
| JPS63100558A (ja) | パツケ−ジ選択方式 | |
| JPH01177146A (ja) | メモリ・チェック回路 | |
| JPS6132158A (ja) | 共通バスのアドレス設定回路 | |
| JPH1011357A (ja) | データ書き込み装置 | |
| JPS5833574B2 (ja) | ニユウシユツリヨクソウチ ノ ジヨウタイヒヨウジシテイホウシキ | |
| RU1805496C (ru) | Запоминающее устройство | |
| JPH11102327A (ja) | マイクロコンピュータ | |
| JPH02122963A (ja) | プリンタ装置 | |
| JPS6336010B2 (ja) |