JPH117771A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH117771A JPH117771A JP9161691A JP16169197A JPH117771A JP H117771 A JPH117771 A JP H117771A JP 9161691 A JP9161691 A JP 9161691A JP 16169197 A JP16169197 A JP 16169197A JP H117771 A JPH117771 A JP H117771A
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Abstract
(57)【要約】
【課題】半導体メモリー、特にＤＲＡＭの出力回路に好
適な半導体集積回路に関し、長時間データ信号Ｈが保持
された場合、ノード２９、３０の電位が電荷リークによ
り徐々に低下する。そしてその電位が、ＶＤＤ＋Ｖｔ
ｈ、未満になると出力ノードの電位はそれに伴いＶＤＤ
未満の電位となる問題があった。 【解決手段】ノード３０の電位の低下を電位検出回路９
により検出することで、ノード３２にＨパルスを生じさ
せる。このパルスにより昇圧回路４を動作させ、ノード
３０の電位を再昇圧させる。 【効果】長時間データ信号Ｈが保持された場合でも出力
ノードの電位をＶＤＤに保つことができる。
適な半導体集積回路に関し、長時間データ信号Ｈが保持
された場合、ノード２９、３０の電位が電荷リークによ
り徐々に低下する。そしてその電位が、ＶＤＤ＋Ｖｔ
ｈ、未満になると出力ノードの電位はそれに伴いＶＤＤ
未満の電位となる問題があった。 【解決手段】ノード３０の電位の低下を電位検出回路９
により検出することで、ノード３２にＨパルスを生じさ
せる。このパルスにより昇圧回路４を動作させ、ノード
３０の電位を再昇圧させる。 【効果】長時間データ信号Ｈが保持された場合でも出力
ノードの電位をＶＤＤに保つことができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリー、特
にＤＲＡＭの出力回路に好適な半導体集積回路に関す
る。
にＤＲＡＭの出力回路に好適な半導体集積回路に関す
る。
【０００２】
【従来の技術】図８は従来例の出力回路を示す半導体集
積回路図である。図８で１、２はＮｃｈトランジスタ、
３はインバータ、４は昇圧回路でありインバータ６０、
容量５、Ｎｃｈトランジスタ６、８、Ｐｃｈトランジス
タ７よりなる。Ｎｃｈトランジスタ１、２は出力部なの
で、インバータ３等と比べて駆動能力が大きい。また、
図９は従来例における各ノードの電位変化を示す電位変
化図である。
積回路図である。図８で１、２はＮｃｈトランジスタ、
３はインバータ、４は昇圧回路でありインバータ６０、
容量５、Ｎｃｈトランジスタ６、８、Ｐｃｈトランジス
タ７よりなる。Ｎｃｈトランジスタ１、２は出力部なの
で、インバータ３等と比べて駆動能力が大きい。また、
図９は従来例における各ノードの電位変化を示す電位変
化図である。
【０００３】動作を説明する。データ信号がＨからＬに
変わった場合はノード６１がＨになる。ノード６３はＮ
ｃｈトランジスタ６のしきい値電位をＶｔｈ、電源電位
をＶＤＤとすると、ＶＤＤ−Ｖｔｈ、であるからＰｃｈ
トランジスタ７はオフ、Ｎｃｈトランジスタ８はオンと
なりノード６４はＬとなる。したがって、Ｎｃｈトラン
ジスタ１はオフ、２はオンとなり出力ノードからＧＮＤ
電位が出力される。
変わった場合はノード６１がＨになる。ノード６３はＮ
ｃｈトランジスタ６のしきい値電位をＶｔｈ、電源電位
をＶＤＤとすると、ＶＤＤ−Ｖｔｈ、であるからＰｃｈ
トランジスタ７はオフ、Ｎｃｈトランジスタ８はオンと
なりノード６４はＬとなる。したがって、Ｎｃｈトラン
ジスタ１はオフ、２はオンとなり出力ノードからＧＮＤ
電位が出力される。
【０００４】データ信号がＬからＨに変わった場合はノ
ード６１がＬになるため、Ｐｃｈトランジスタ７はオ
ン、Ｎｃｈトランジスタ８、２はオフとなる。ここでノ
ード６２がＬからＨになると容量５の容量値を十分大き
く設定しておくと、その昇圧動作によりノード６３の電
位は、ＶＤＤ−Ｖｔｈ、から、２ＶＤＤ−Ｖｔｈ、に昇
圧される。これに伴いノード６４の電位はＧＮＤから、
２ＶＤＤ−Ｖｔｈ、に昇圧される。一般にこの値は、Ｖ
ＤＤ＋Ｖｔｈ、よりも高いためＮｃｈトランジスタ１に
より出力ノードにはＶＤＤの電位が出力される。
ード６１がＬになるため、Ｐｃｈトランジスタ７はオ
ン、Ｎｃｈトランジスタ８、２はオフとなる。ここでノ
ード６２がＬからＨになると容量５の容量値を十分大き
く設定しておくと、その昇圧動作によりノード６３の電
位は、ＶＤＤ−Ｖｔｈ、から、２ＶＤＤ−Ｖｔｈ、に昇
圧される。これに伴いノード６４の電位はＧＮＤから、
２ＶＤＤ−Ｖｔｈ、に昇圧される。一般にこの値は、Ｖ
ＤＤ＋Ｖｔｈ、よりも高いためＮｃｈトランジスタ１に
より出力ノードにはＶＤＤの電位が出力される。
【０００５】このように、ノード６１とノード６４との
間に昇圧回路４を挿入することにより、Ｎｃｈトランジ
スタ６４のゲートに十分な電位を印加する事ができるの
で、出力端子からＶＤＤの電位を出力する事ができる。
間に昇圧回路４を挿入することにより、Ｎｃｈトランジ
スタ６４のゲートに十分な電位を印加する事ができるの
で、出力端子からＶＤＤの電位を出力する事ができる。
【０００６】
【発明が解決しようとする課題】上記従来技術では図８
に示すように長時間データ信号Ｈが保持された場合、ノ
ード６３、６４の電位が電荷リークにより徐々に低下す
る。そしてその電位が、ＶＤＤ＋Ｖｔｈ、未満になると
出力ノードの電位はそれに伴いＶＤＤ未満の電位となる
問題があった。
に示すように長時間データ信号Ｈが保持された場合、ノ
ード６３、６４の電位が電荷リークにより徐々に低下す
る。そしてその電位が、ＶＤＤ＋Ｖｔｈ、未満になると
出力ノードの電位はそれに伴いＶＤＤ未満の電位となる
問題があった。
【０００７】本発明はこのような問題を解決するもの
で、その目的は長時間データ信号Ｈが保持された場合で
も出力ノードの電位をＶＤＤに保つことのできる出力回
路を有する半導体集積回路を得ることである。
で、その目的は長時間データ信号Ｈが保持された場合で
も出力ノードの電位をＶＤＤに保つことのできる出力回
路を有する半導体集積回路を得ることである。
【０００８】
【課題を解決するための手段】本発明の半導体集積回路
は、第一の昇圧回路と、第一の電源にドレインが接続さ
れた第一のＮｃｈトランジスタと、第二の電源にソース
が接続された第二のＮｃｈトランジスタからなり、前記
第一の昇圧回路の出力が前記第一のＮｃｈトランジスタ
のゲートに接続され、前記第一のＮｃｈトランジスタの
ソースと前記第二のＮｃｈトランジスタのドレインが各
々接続されその接続点を出力とする出力回路において、
前記第一の昇圧回路の出力電位を検出する電位検出回路
を備え、前記電位検出回路の出力により前記第一の昇圧
回路を駆動することを特徴とする。
は、第一の昇圧回路と、第一の電源にドレインが接続さ
れた第一のＮｃｈトランジスタと、第二の電源にソース
が接続された第二のＮｃｈトランジスタからなり、前記
第一の昇圧回路の出力が前記第一のＮｃｈトランジスタ
のゲートに接続され、前記第一のＮｃｈトランジスタの
ソースと前記第二のＮｃｈトランジスタのドレインが各
々接続されその接続点を出力とする出力回路において、
前記第一の昇圧回路の出力電位を検出する電位検出回路
を備え、前記電位検出回路の出力により前記第一の昇圧
回路を駆動することを特徴とする。
【０００９】また、本発明の半導体集積回路は、第一の
昇圧回路と、第一の電源にドレインが接続された第一の
Ｎｃｈトランジスタと、第二の電源にソースが接続され
た第二のＮｃｈトランジスタからなり、前記第一の昇圧
回路の出力が前記第一のＮｃｈトランジスタのゲートに
接続され、前記第一のＮｃｈトランジスタのソースと前
記第二のＮｃｈトランジスタのドレインが各々接続され
その接続点を出力とする出力回路において、前記第一の
昇圧回路の出力電位を検出する電位検出回路と、出力が
前記第一の昇圧回路の出力電位を昇圧する第二の昇圧回
路を備え、前記電位検出回路の出力により前記第二の昇
圧回路を駆動することを特徴とする。
昇圧回路と、第一の電源にドレインが接続された第一の
Ｎｃｈトランジスタと、第二の電源にソースが接続され
た第二のＮｃｈトランジスタからなり、前記第一の昇圧
回路の出力が前記第一のＮｃｈトランジスタのゲートに
接続され、前記第一のＮｃｈトランジスタのソースと前
記第二のＮｃｈトランジスタのドレインが各々接続され
その接続点を出力とする出力回路において、前記第一の
昇圧回路の出力電位を検出する電位検出回路と、出力が
前記第一の昇圧回路の出力電位を昇圧する第二の昇圧回
路を備え、前記電位検出回路の出力により前記第二の昇
圧回路を駆動することを特徴とする。
【００１０】また、本発明の半導体集積回路は、第一の
昇圧回路と、第一の電源にドレインが接続された第一の
Ｎｃｈトランジスタと、第二の電源にソースが接続され
た第二のＮｃｈトランジスタからなり、前記第一の昇圧
回路の出力が前記第一のＮｃｈトランジスタのゲートに
接続され、前記第一のＮｃｈトランジスタのソースと前
記第二のＮｃｈトランジスタのドレインが各々接続され
その接続点を出力とする出力回路において、周期信号に
より前記第一の昇圧回路を駆動することを特徴とする。
昇圧回路と、第一の電源にドレインが接続された第一の
Ｎｃｈトランジスタと、第二の電源にソースが接続され
た第二のＮｃｈトランジスタからなり、前記第一の昇圧
回路の出力が前記第一のＮｃｈトランジスタのゲートに
接続され、前記第一のＮｃｈトランジスタのソースと前
記第二のＮｃｈトランジスタのドレインが各々接続され
その接続点を出力とする出力回路において、周期信号に
より前記第一の昇圧回路を駆動することを特徴とする。
【００１１】また、本発明の半導体集積回路は、第一の
昇圧回路と、第一の電源にドレインが接続された第一の
Ｎｃｈトランジスタと、第二の電源にソースが接続され
た第二のＮｃｈトランジスタからなり、前記第一の昇圧
回路の出力が前記第一のＮｃｈトランジスタのゲートに
接続され、前記第一のＮｃｈトランジスタのソースと前
記第二のＮｃｈトランジスタのドレインが各々接続され
その接続点を出力とする出力回路において、出力が前記
第一の昇圧回路の出力電位を昇圧する第二の昇圧回路を
備え、周期信号により前記第二の昇圧回路を駆動するこ
とを特徴とする。
昇圧回路と、第一の電源にドレインが接続された第一の
Ｎｃｈトランジスタと、第二の電源にソースが接続され
た第二のＮｃｈトランジスタからなり、前記第一の昇圧
回路の出力が前記第一のＮｃｈトランジスタのゲートに
接続され、前記第一のＮｃｈトランジスタのソースと前
記第二のＮｃｈトランジスタのドレインが各々接続され
その接続点を出力とする出力回路において、出力が前記
第一の昇圧回路の出力電位を昇圧する第二の昇圧回路を
備え、周期信号により前記第二の昇圧回路を駆動するこ
とを特徴とする。
【００１２】
【作用】上記手段によれば、電源電位ＶＤＤの出力側の
トランジスタのゲート電位の低下を検出することで、昇
圧手段を動作させ、このゲート電位を再昇圧させるた
め、長時間データ信号がＨに保たれた場合でも安定した
ＶＤＤ出力の確保が可能となる。 また、上記手段によ
れば、電源電位ＶＤＤの出力側のトランジスタのゲート
電位の低下を生じる前に周期信号により、昇圧手段を動
作させ、このゲート電位を再昇圧させるため、長時間デ
ータ信号がＨに保たれた場合でも安定したＶＤＤ出力の
確保が可能となる。
トランジスタのゲート電位の低下を検出することで、昇
圧手段を動作させ、このゲート電位を再昇圧させるた
め、長時間データ信号がＨに保たれた場合でも安定した
ＶＤＤ出力の確保が可能となる。 また、上記手段によ
れば、電源電位ＶＤＤの出力側のトランジスタのゲート
電位の低下を生じる前に周期信号により、昇圧手段を動
作させ、このゲート電位を再昇圧させるため、長時間デ
ータ信号がＨに保たれた場合でも安定したＶＤＤ出力の
確保が可能となる。
【００１３】
【発明の実施の形態】図１は本発明の第一の実施例を示
す半導体集積回路図である。図１で１、２はＮｃｈトラ
ンジスタ、３はインバータ、４は昇圧手段であり、ゲー
ト回路であるＮＯＲ回路１３、インバータ１５、容量
５、１４、Ｎｃｈトランジスタ８、１６、１７、６、Ｐ
ｃｈトランジスタ７、デプリーション型Ｎｃｈトランジ
スタ１８よりなる。トランジスタ６は電位供給手段であ
る。また、９は電位検出回路でありインバータ１２、Ｎ
ｃｈトランジスタ１１、Ｐｃｈトランジスタ１０よりな
る。また、１９はＨパルス発生回路でありＮＯＲ回路２
０、インバータ２１、２２、２３よりなる。また、図２
は第一の実施例における各ノードの電位変化を示す電位
変化図である。
す半導体集積回路図である。図１で１、２はＮｃｈトラ
ンジスタ、３はインバータ、４は昇圧手段であり、ゲー
ト回路であるＮＯＲ回路１３、インバータ１５、容量
５、１４、Ｎｃｈトランジスタ８、１６、１７、６、Ｐ
ｃｈトランジスタ７、デプリーション型Ｎｃｈトランジ
スタ１８よりなる。トランジスタ６は電位供給手段であ
る。また、９は電位検出回路でありインバータ１２、Ｎ
ｃｈトランジスタ１１、Ｐｃｈトランジスタ１０よりな
る。また、１９はＨパルス発生回路でありＮＯＲ回路２
０、インバータ２１、２２、２３よりなる。また、図２
は第一の実施例における各ノードの電位変化を示す電位
変化図である。
【００１４】動作を説明する。尚、以下の説明では簡単
のためＮｃｈトランジスタのしきい値電位を全てＶｔｈ
とする。データ信号がＨからＬに変わった場合はノード
２４がＨになる。ノード２９はＮｃｈトランジスタ６の
しきい値電位をＶｔｈとすると、ＶＤＤ−Ｖｔｈ、以下
であるからＰｃｈトランジスタ７はオフ、Ｎｃｈトラン
ジスタ８はオンとなりノード３０はＬとなる。したがっ
て、Ｎｃｈトランジスタ１はオフ、２はオンとなり出力
ノードからＧＮＤ電位が出力される。
のためＮｃｈトランジスタのしきい値電位を全てＶｔｈ
とする。データ信号がＨからＬに変わった場合はノード
２４がＨになる。ノード２９はＮｃｈトランジスタ６の
しきい値電位をＶｔｈとすると、ＶＤＤ−Ｖｔｈ、以下
であるからＰｃｈトランジスタ７はオフ、Ｎｃｈトラン
ジスタ８はオンとなりノード３０はＬとなる。したがっ
て、Ｎｃｈトランジスタ１はオフ、２はオンとなり出力
ノードからＧＮＤ電位が出力される。
【００１５】データ信号がＬからＨに変わった場合はノ
ード２４がＬになるため、Ｐｃｈトランジスタ７はオ
ン、Ｎｃｈトランジスタ２、８はオフとなる。ここでノ
ード３２はＬであるからノード２５がＬからＨになる
と、容量１４、Ｎｃｈトランジスタ１６により、その昇
圧動作によりノード２８の電位はＧＮＤ電位から、２Ｖ
ＤＤ−Ｖｔｈ、に昇圧される。ただし、Ｎｃｈトランジ
スタ１６のしきい値電位をＶｔｈ、Ｎｃｈトランジスタ
１７の電流供給能力はＮｃｈトランジスタ１６の電流供
給能力よりも十分大きいとする。一方、容量５の容量値
を十分大きく設定しておくと、その昇圧動作によりノー
ド２６の電位は電源電位ＶＤＤからＮｃｈトランジスタ
６のしきい値電位Ｖｔｈ分を引いた値、ＶＤＤ−Ｖｔ
ｈ、から、２ＶＤＤ−Ｖｔｈ、に昇圧される。したがっ
て、デプリーション型Ｎｃｈトランジスタ１８のしきい
値電位をＤｅとするとノード２９の電位は、Ｄｅの絶対
値、から、２ＶＤＤ−Ｖｔｈ、に昇圧される。これに伴
いノード３０の電位はＧＮＤ、から、２ＶＤＤ−Ｖｔ
ｈ、に昇圧される。一般にこの値は、ＶＤＤ＋Ｖｔｈ、
よりも高いためＮｃｈトランジスタ１により出力ノード
にはＶＤＤの電位が出力される。
ード２４がＬになるため、Ｐｃｈトランジスタ７はオ
ン、Ｎｃｈトランジスタ２、８はオフとなる。ここでノ
ード３２はＬであるからノード２５がＬからＨになる
と、容量１４、Ｎｃｈトランジスタ１６により、その昇
圧動作によりノード２８の電位はＧＮＤ電位から、２Ｖ
ＤＤ−Ｖｔｈ、に昇圧される。ただし、Ｎｃｈトランジ
スタ１６のしきい値電位をＶｔｈ、Ｎｃｈトランジスタ
１７の電流供給能力はＮｃｈトランジスタ１６の電流供
給能力よりも十分大きいとする。一方、容量５の容量値
を十分大きく設定しておくと、その昇圧動作によりノー
ド２６の電位は電源電位ＶＤＤからＮｃｈトランジスタ
６のしきい値電位Ｖｔｈ分を引いた値、ＶＤＤ−Ｖｔ
ｈ、から、２ＶＤＤ−Ｖｔｈ、に昇圧される。したがっ
て、デプリーション型Ｎｃｈトランジスタ１８のしきい
値電位をＤｅとするとノード２９の電位は、Ｄｅの絶対
値、から、２ＶＤＤ−Ｖｔｈ、に昇圧される。これに伴
いノード３０の電位はＧＮＤ、から、２ＶＤＤ−Ｖｔ
ｈ、に昇圧される。一般にこの値は、ＶＤＤ＋Ｖｔｈ、
よりも高いためＮｃｈトランジスタ１により出力ノード
にはＶＤＤの電位が出力される。
【００１６】次に図２に示すように長時間データ信号Ｈ
が保持された場合は、ノード２９、３０の電位が電荷リ
ークにより徐々に低下する。電位検出回路９の検出電位
を、ＶＤＤ＋Ｖｔｈ、より大きいＶｃとするとノード２
９、３０の電位がＶｃ以下になると電位検出回路９の出
力ノード３１がＨからＬに変化する。するとＨパルス発
生回路１９によりノード３２にはＨパルスが発生する。
ノード３２がＬからＨに変わるとノード２５がＨからＬ
になるため、ノード２８はＬ、ノード２６は、ＶＤＤ−
Ｖｔｈ、となる。この場合デプリーション型Ｎｃｈトラ
ンジスタ１８のしきい値電位、Ｄｅ、の絶対値を、ＶＤ
Ｄ−Ｖｔｈ、より小さく設定しておくとトランジスタ１
８はオフのため、ノード２９、３０の電位の急激な低下
は生じない。続いてノード３２がＨからＬに変わるとノ
ード２５がＬからＨになるため、ノード２８の電位はＧ
ＮＤ電位から、２ＶＤＤ−Ｖｔｈ、ノード２６の電位は
電源電位、ＶＤＤ−Ｖｔｈ、から、２ＶＤＤ−Ｖｔｈ、
に昇圧される。したがってノード２９、３０の電位は、
２ＶＤＤ−Ｖｔｈ、に再昇圧される。そのため出力ノー
ドにはＶＤＤの電位が安定して出力される。
が保持された場合は、ノード２９、３０の電位が電荷リ
ークにより徐々に低下する。電位検出回路９の検出電位
を、ＶＤＤ＋Ｖｔｈ、より大きいＶｃとするとノード２
９、３０の電位がＶｃ以下になると電位検出回路９の出
力ノード３１がＨからＬに変化する。するとＨパルス発
生回路１９によりノード３２にはＨパルスが発生する。
ノード３２がＬからＨに変わるとノード２５がＨからＬ
になるため、ノード２８はＬ、ノード２６は、ＶＤＤ−
Ｖｔｈ、となる。この場合デプリーション型Ｎｃｈトラ
ンジスタ１８のしきい値電位、Ｄｅ、の絶対値を、ＶＤ
Ｄ−Ｖｔｈ、より小さく設定しておくとトランジスタ１
８はオフのため、ノード２９、３０の電位の急激な低下
は生じない。続いてノード３２がＨからＬに変わるとノ
ード２５がＬからＨになるため、ノード２８の電位はＧ
ＮＤ電位から、２ＶＤＤ−Ｖｔｈ、ノード２６の電位は
電源電位、ＶＤＤ−Ｖｔｈ、から、２ＶＤＤ−Ｖｔｈ、
に昇圧される。したがってノード２９、３０の電位は、
２ＶＤＤ−Ｖｔｈ、に再昇圧される。そのため出力ノー
ドにはＶＤＤの電位が安定して出力される。
【００１７】尚、本実施例でＨパルス発生回路１９は必
ずしも必要ではない。無い場合はノード２９、３０の電
位がＶｃ以上の場合、デプリーション型Ｎｃｈトランジ
スタ１８がオフとなるためノード２９、３０の電位の電
荷リークによる低下が容量５が接続されないため急速に
なるが、昇圧動作は同一であリ同様の効果を得ることが
できる。
ずしも必要ではない。無い場合はノード２９、３０の電
位がＶｃ以上の場合、デプリーション型Ｎｃｈトランジ
スタ１８がオフとなるためノード２９、３０の電位の電
荷リークによる低下が容量５が接続されないため急速に
なるが、昇圧動作は同一であリ同様の効果を得ることが
できる。
【００１８】図３は本発明の第二の実施例を示す半導体
集積回路図である。図３で図１と同一記号は同一のもの
を示す。３３は発振回路、３４は計数回路である。この
場合はノード３２にはＨパルスの周期信号が発生する。
この周期をノード２９、３０の電位がＶｃ以下になる以
前に合わせておくと第一の実施例と同様の動作が生じ同
様の効果を得ることができる。尚、本実施例では発振回
路３３、計数回路３４は例えばＤＲＡＭ内のセルフリフ
レッシュ用の発振回路、計数回路を利用すればよく、本
発明の第一の実施例の場合の電位検出回路を不要とする
ことができる。
集積回路図である。図３で図１と同一記号は同一のもの
を示す。３３は発振回路、３４は計数回路である。この
場合はノード３２にはＨパルスの周期信号が発生する。
この周期をノード２９、３０の電位がＶｃ以下になる以
前に合わせておくと第一の実施例と同様の動作が生じ同
様の効果を得ることができる。尚、本実施例では発振回
路３３、計数回路３４は例えばＤＲＡＭ内のセルフリフ
レッシュ用の発振回路、計数回路を利用すればよく、本
発明の第一の実施例の場合の電位検出回路を不要とする
ことができる。
【００１９】尚、本発明の第二の実施例において周期信
号は他の信号を用いてもよい。例えばＤＲＡＭの場合、
外部よりリフレシュ制御信号を取り入れているが、この
周期がノード２９、３０の電位がＶｃ以下になる以前で
あればこれを周期信号としてもよい。この場合はさらに
発振回路、計数回路を不要とすることができる。
号は他の信号を用いてもよい。例えばＤＲＡＭの場合、
外部よりリフレシュ制御信号を取り入れているが、この
周期がノード２９、３０の電位がＶｃ以下になる以前で
あればこれを周期信号としてもよい。この場合はさらに
発振回路、計数回路を不要とすることができる。
【００２０】図４は本発明の第三の実施例を示す半導体
集積回路図である。図４で１、２はＮｃｈトランジス
タ、３はインバータ、４は第１の昇圧回路でありインバ
ータ４０、容量５、Ｎｃｈトランジスタ６、８、Ｐｃｈ
トランジスタ７よりなる。トランジスタ６は電位供給手
段である。また、９は電位検出回路でありインバータ１
２、Ｎｃｈトランジスタ１１、Ｐｃｈトランジスタ１０
よりなる。また、４１は第２の昇圧回路であり、ゲート
回路であるＮＯＲ回路４２、インバータ４４、容量４
３、４５、Ｎｃｈトランジスタ４６、４７、４８よりな
る。トランジスタ４７は電位供給手段である。第１の昇
圧回路４と第２の昇圧回路４１より昇圧手段が構成され
る。また、図５は第三の実施例における各ノードの電位
変化を示す電位変化図である。
集積回路図である。図４で１、２はＮｃｈトランジス
タ、３はインバータ、４は第１の昇圧回路でありインバ
ータ４０、容量５、Ｎｃｈトランジスタ６、８、Ｐｃｈ
トランジスタ７よりなる。トランジスタ６は電位供給手
段である。また、９は電位検出回路でありインバータ１
２、Ｎｃｈトランジスタ１１、Ｐｃｈトランジスタ１０
よりなる。また、４１は第２の昇圧回路であり、ゲート
回路であるＮＯＲ回路４２、インバータ４４、容量４
３、４５、Ｎｃｈトランジスタ４６、４７、４８よりな
る。トランジスタ４７は電位供給手段である。第１の昇
圧回路４と第２の昇圧回路４１より昇圧手段が構成され
る。また、図５は第三の実施例における各ノードの電位
変化を示す電位変化図である。
【００２１】動作を説明する。データ信号がＨからＬに
変わった場合はノード４９がＨになる。ノード５１はＮ
ｃｈトランジスタ６のしきい値電位をＶｔｈとすると、
ＶＤＤ−Ｖｔｈ、であるからＰｃｈトランジスタ７はオ
フ、Ｎｃｈトランジスタ８はオンとなりノード５２は
Ｌ、したがってＮｃｈトランジスタ１はオフ、２はオン
となり出力ノードからＧＮＤ電位が出力される。
変わった場合はノード４９がＨになる。ノード５１はＮ
ｃｈトランジスタ６のしきい値電位をＶｔｈとすると、
ＶＤＤ−Ｖｔｈ、であるからＰｃｈトランジスタ７はオ
フ、Ｎｃｈトランジスタ８はオンとなりノード５２は
Ｌ、したがってＮｃｈトランジスタ１はオフ、２はオン
となり出力ノードからＧＮＤ電位が出力される。
【００２２】データ信号がＬからＨに変わった場合はノ
ード４９がＬになるため、Ｐｃｈトランジスタ７はオ
ン、Ｎｃｈトランジスタ２、８はオフとなる。ここでノ
ード５０がＬからＨになると容量５の容量値を十分大き
く設定しておくとその昇圧動作によりノード５１の電位
は電源電位ＶＤＤからＮｃｈトランジスタ６のしきい値
電位Ｖｔｈ分を引いた値、ＶＤＤ−Ｖｔｈ、から、２Ｖ
ＤＤ−Ｖｔｈ、に昇圧される。これに伴いノード５２の
電位はＧＮＤから、２ＶＤＤ−Ｖｔｈ、に昇圧される。
一般にこの値は、ＶＤＤ＋Ｖｔｈ、よりも高いためＮｃ
ｈトランジスタ１により出力ノードにはＶＤＤの電位が
出力される。ここで、電位検出回路９および第２の昇圧
回路４１の動作は上記動作に影響が無いため後述する。
ード４９がＬになるため、Ｐｃｈトランジスタ７はオ
ン、Ｎｃｈトランジスタ２、８はオフとなる。ここでノ
ード５０がＬからＨになると容量５の容量値を十分大き
く設定しておくとその昇圧動作によりノード５１の電位
は電源電位ＶＤＤからＮｃｈトランジスタ６のしきい値
電位Ｖｔｈ分を引いた値、ＶＤＤ−Ｖｔｈ、から、２Ｖ
ＤＤ−Ｖｔｈ、に昇圧される。これに伴いノード５２の
電位はＧＮＤから、２ＶＤＤ−Ｖｔｈ、に昇圧される。
一般にこの値は、ＶＤＤ＋Ｖｔｈ、よりも高いためＮｃ
ｈトランジスタ１により出力ノードにはＶＤＤの電位が
出力される。ここで、電位検出回路９および第２の昇圧
回路４１の動作は上記動作に影響が無いため後述する。
【００２３】次に図５に示すように長時間データ信号Ｈ
が保持された場合は、ノード５１、５２の電位が電荷リ
ークにより徐々に低下する。電位検出回路９の検出電位
を、ＶＤＤ＋Ｖｔｈ、より大きいＶｃとするとノード５
１、５２の電位がＶｃ以下になると電位検出回路９の出
力ノード５３がＨからＬに変化する。ノード５６はノー
ド５４がＬの時予め容量４５により、２ＶＤＤ−Ｖｔ
ｈ、に昇圧されているからノード５７は予めＶＤＤとな
っている。したがって、ノード５４がＬからＨになると
ノード５７は容量４３によりＶＤＤから２ＶＤＤに昇圧
され、容量４３の容量値を十分大きく設定しておくとノ
ード５１、５２の電位は、２ＶＤＤ−Ｖｔｈ、に再昇圧
される。そのため出力ノードにはＶＤＤの電位が安定し
て出力される。この電位検出回路９および第２の昇圧回
路４１の動作はデータ信号がＬからＨに変わった場合に
も同様に行われる。また、ノード５１、５２の電位が、
２ＶＤＤ−Ｖｔｈ、に再昇圧されるとノード５３はＬか
らＨ、ノード５４がＨからＬに変化する。そのためノー
ド５７はＶＤＤに戻るがＮｃｈトランジスタ４８がダイ
オード接続によりオフであるため、ノード５１、５２の
電位への影響はない。尚、本実施例では第２の昇圧回路
４１が必要となるが容量５が常に接続された状態である
ため、ノード５１、５２の電位低下を本発明の第一の実
施例の場合よりも抑えることができる。
が保持された場合は、ノード５１、５２の電位が電荷リ
ークにより徐々に低下する。電位検出回路９の検出電位
を、ＶＤＤ＋Ｖｔｈ、より大きいＶｃとするとノード５
１、５２の電位がＶｃ以下になると電位検出回路９の出
力ノード５３がＨからＬに変化する。ノード５６はノー
ド５４がＬの時予め容量４５により、２ＶＤＤ−Ｖｔ
ｈ、に昇圧されているからノード５７は予めＶＤＤとな
っている。したがって、ノード５４がＬからＨになると
ノード５７は容量４３によりＶＤＤから２ＶＤＤに昇圧
され、容量４３の容量値を十分大きく設定しておくとノ
ード５１、５２の電位は、２ＶＤＤ−Ｖｔｈ、に再昇圧
される。そのため出力ノードにはＶＤＤの電位が安定し
て出力される。この電位検出回路９および第２の昇圧回
路４１の動作はデータ信号がＬからＨに変わった場合に
も同様に行われる。また、ノード５１、５２の電位が、
２ＶＤＤ−Ｖｔｈ、に再昇圧されるとノード５３はＬか
らＨ、ノード５４がＨからＬに変化する。そのためノー
ド５７はＶＤＤに戻るがＮｃｈトランジスタ４８がダイ
オード接続によりオフであるため、ノード５１、５２の
電位への影響はない。尚、本実施例では第２の昇圧回路
４１が必要となるが容量５が常に接続された状態である
ため、ノード５１、５２の電位低下を本発明の第一の実
施例の場合よりも抑えることができる。
【００２４】図６は本発明の第四の実施例を示す半導体
集積回路図である。図６で図４と同一記号は同一のもの
を示す。５８は発振回路、５９は計数回路である。この
場合はノード５３にはＨパルスの周期信号が発生する。
この周期をノード５１、５２の電位がＶｃ以下になる以
前に合わせておくと第三の実施例と同様の動作が生じ同
様の効果を得ることができる。尚、本実施例では、発振
回路５８、計数回路５９は例えばＤＲＡＭ内のセルフリ
フレッシュ用の発振回路、計数回路を利用すればよく、
本発明の第三の実施例の場合の電位検出回路を不要とす
ることができる。
集積回路図である。図６で図４と同一記号は同一のもの
を示す。５８は発振回路、５９は計数回路である。この
場合はノード５３にはＨパルスの周期信号が発生する。
この周期をノード５１、５２の電位がＶｃ以下になる以
前に合わせておくと第三の実施例と同様の動作が生じ同
様の効果を得ることができる。尚、本実施例では、発振
回路５８、計数回路５９は例えばＤＲＡＭ内のセルフリ
フレッシュ用の発振回路、計数回路を利用すればよく、
本発明の第三の実施例の場合の電位検出回路を不要とす
ることができる。
【００２５】尚、本発明の第四の実施例において周期信
号は他の信号を用いてもよい。例えばＤＲＡＭの場合、
外部よりリフレシュ制御信号を取り入れているが、この
周期がノード５１、５２の電位がＶｃ以下になる以前で
あればこれを周期信号としてもよい。この場合はさらに
発振回路、計数回路を不要とすることができる。
号は他の信号を用いてもよい。例えばＤＲＡＭの場合、
外部よりリフレシュ制御信号を取り入れているが、この
周期がノード５１、５２の電位がＶｃ以下になる以前で
あればこれを周期信号としてもよい。この場合はさらに
発振回路、計数回路を不要とすることができる。
【００２６】図7は、本発明の半導体集積回路を用いる
ＤＲＡＭの例である。本発明は、図７のうちデータ入出
力回路の出力部に用いられる。また、第二の実施例及び
第四の実施例を図７のＤＲＡＭに用いた場合は、図７の
発振回路、リフレッシュ信号生成回路である計数回路が
メモリセル・アレイのリフレッシュと再昇圧とを制御す
る回路となる。第二の実施例及び第四の実施例で外部か
らのリフレッシュ信号を周期信号とする場合は、発振回
路、計数回路は必要なく、／ＲＡＳ、／ＣＡＳ端子等か
ら入力した外部信号によってリフレッシュと再昇圧とが
制御される。
ＤＲＡＭの例である。本発明は、図７のうちデータ入出
力回路の出力部に用いられる。また、第二の実施例及び
第四の実施例を図７のＤＲＡＭに用いた場合は、図７の
発振回路、リフレッシュ信号生成回路である計数回路が
メモリセル・アレイのリフレッシュと再昇圧とを制御す
る回路となる。第二の実施例及び第四の実施例で外部か
らのリフレッシュ信号を周期信号とする場合は、発振回
路、計数回路は必要なく、／ＲＡＳ、／ＣＡＳ端子等か
ら入力した外部信号によってリフレッシュと再昇圧とが
制御される。
【００２７】なお、上記説明は、ＤＲＡＭに適用した場
合のみを示したが、ＳＲＡＭ等の他のＲＡＭや、ＲＡＭ
以外の他の半導体装置にも本発明は適用できるものであ
る。
合のみを示したが、ＳＲＡＭ等の他のＲＡＭや、ＲＡＭ
以外の他の半導体装置にも本発明は適用できるものであ
る。
【００２８】
【発明の効果】以上述べた様に本発明によれば、電源電
位ＶＤＤの出力側のトランジスタのゲート電位の低下を
検出することで、昇圧回路を動作させ、このゲート電位
を再昇圧させるため、長時間データ信号がＨに保たれた
場合でも安定したＶＤＤ出力の確保が可能となる。
位ＶＤＤの出力側のトランジスタのゲート電位の低下を
検出することで、昇圧回路を動作させ、このゲート電位
を再昇圧させるため、長時間データ信号がＨに保たれた
場合でも安定したＶＤＤ出力の確保が可能となる。
【００２９】また、昇圧動作はこのゲート電位が低下し
た場合にしか行われないため、無駄な動作が無くなり、
その分消費電流の低減を図ることができる。
た場合にしか行われないため、無駄な動作が無くなり、
その分消費電流の低減を図ることができる。
【００３０】また、電源電位ＶＤＤの出力側のトランジ
スタのゲート電位の低下を生じる前に周期御信号によ
り、昇圧回路を動作させ、このゲート電位を再昇圧させ
るため、長時間データ信号がＨに保たれた場合でも安定
したＶＤＤ出力の確保が可能となる。
スタのゲート電位の低下を生じる前に周期御信号によ
り、昇圧回路を動作させ、このゲート電位を再昇圧させ
るため、長時間データ信号がＨに保たれた場合でも安定
したＶＤＤ出力の確保が可能となる。
【図１】本発明の第一の実施例における半導体集積回路
図。
図。
【図２】本発明の第一の実施例における電位変化図。
【図３】本発明の第二の実施ｖｃ例における半導体集積
回路図。
回路図。
【図４】本発明の第三の実施例における半導体集積回路
図。
図。
【図５】本発明の第三の実施例における電位変化図。
【図６】本発明の第四の実施例における半導体集積回路
図。
図。
【図７】本発明を用いるＤＲＡＭの図。
【図８】従来例の半導体集積回路図。
【図９】従来例の電位変化図。
１、２ Ｎｃｈトランジスタ ３ インバータ ４ 昇圧回路 ９ 電位検出回路 １９ Ｈパルス発生回路
Claims (8)
- 【請求項１】データ信号に基づいて電源電位を昇圧した
電位を出力する昇圧手段と、電源間に直列接続された第
１及び第２のＮｃｈトランジスタとを有し、前記昇圧手
段の出力電位に基づき前記第１のＮｃｈトランジスタの
ゲートが制御され、前記データ信号に基づき前記第２の
Ｎｃｈトランジスタのゲートが制御され、前記第１のＮ
ｃｈトランジスタと前記第２のＮｃｈトランジスタとの
接続点の電位を出力とする出力回路を備える半導体集積
回路において、前記昇圧手段の出力電位を検出する電位
検出回路を備え、前記電位検出回路の検出出力により前
記昇圧手段の昇圧動作が制御されることを特徴とする半
導体集積回路。 - 【請求項２】データ信号に基づいて電源電位を昇圧した
電位を出力する昇圧手段と、電源間に直列接続された第
１及び第２のＮｃｈトランジスタとを有し、前記昇圧手
段の出力電位に基づき前記第１のＮｃｈトランジスタの
ゲートが制御され、前記データ信号に基づき前記第２の
Ｎｃｈトランジスタのゲートが制御され、前記第１のＮ
ｃｈトランジスタと前記第２のＮｃｈトランジスタとの
接続点の電位を出力とする出力回路を備える半導体集積
回路において、前記昇圧手段を周期的に駆動する制御回
路を有することを特徴とする半導体集積回路。 - 【請求項３】前記昇圧手段は、前記データ信号及び前記
検出出力を入力するゲート回路と、電位を供給する電位
供給手段と、前記ゲート回路の出力端子と前記電位供給
手段の出力端子との間に接続された容量とを有し、前記
容量に蓄積された電位に基づく電位を昇圧電位として出
力することを特徴とする請求項１又は２記載の半導体集
積回路。 - 【請求項４】前記昇圧手段は、第１の昇圧回路及び第２
の昇圧回路を有し、前記第１の昇圧回路は、前記電位検
出回路の検出出力とは無関係に、前記データ信号に基づ
いて昇圧動作が制御され、前記第２の昇圧回路は、前記
電位検出回路及び前記データ信号に基づいて昇圧動作が
制御され、前記第２の昇圧回路の出力電位に基づき前記
第１の昇圧回路の出力電位がさらに昇圧され、前記第１
の昇圧回路の昇圧電位を前記昇圧手段の出力電位として
出力することを特徴とする請求項１記載の半導体集積回
路。 - 【請求項５】前記昇圧手段は、第１の昇圧回路及び第２
の昇圧回路を有し、前記第１の昇圧回路は、前記電位検
出回路の検出出力とは無関係に、前記データ信号に基づ
いて昇圧動作が制御され、前記第２の昇圧回路は、前記
電位検出回路及び前記データ信号に基づいて昇圧動作が
制御され、前記第２の昇圧回路の出力電位に基づき前記
第１の昇圧回路の出力電位がさらに昇圧され、前記第１
の昇圧回路の昇圧電位を前記昇圧手段の出力電位として
出力することを特徴とする請求項２記載の半導体集積回
路。 - 【請求項６】前記第２の昇圧回路は、前記データ信号及
び前記検出出力を入力するゲート回路と、電位を供給す
る電位供給手段と、前記ゲート回路の出力端子と前記電
位供給手段の出力端子との間に接続された容量とを有
し、前記容量に蓄積された電位に基づく電位を第２の昇
圧回路の昇圧電位として出力することを特徴とする請求
項４又は請求項５記載の半導体集積回路。 - 【請求項７】メモリセル・アレイと、前記メモリセルア
レイから読み出されたデータ信号を外部へ出力する出力
回路と、クロック信号を出力する発振回路と、前記クロ
ック信号に基づきリフレッシュ信号を出力するリフレッ
シュ信号生成回路とを備え、前記メモリセル・アレイが
前記リフレッシュ信号に基づきリフレッシュされる半導
体集積回路において、前記出力回路は、前記データ信号
に基づいて電源電位を昇圧した電位を出力する昇圧手段
と、電源間に直列接続された第１及び第２のＮｃｈトラ
ンジスタとを有し、前記昇圧手段の出力電位に基づき前
記第１のＮｃｈトランジスタのゲートが制御され、前記
データ信号に基づき前記第２のＮｃｈトランジスタのゲ
ートが制御され、前記第１のＮｃｈトランジスタと前記
第２のＮｃｈトランジスタとの接続点の電位を外部へ出
力し、前記昇圧手段が前記リフレッシュ信号に基づき周
期的に駆動されることを特徴とする半導体集積回路。 - 【請求項８】メモリセル・アレイと、前記メモリセルア
レイから読み出されたデータ信号を外部へ出力する出力
回路と、外部信号を入力する外部信号入力端子とを備
え、前記メモリセル・アレイが前記外部信号に基づきリ
フレッシュされる半導体集積回路において、前記出力回
路は、前記データ信号に基づいて電源電位を昇圧した電
位を出力する昇圧手段と、電源間に直列接続された第１
及び第２のＮｃｈトランジスタとを有し、前記昇圧手段
の出力電位に基づき前記第１のＮｃｈトランジスタのゲ
ートが制御され、前記データ信号に基づき前記第２のＮ
ｃｈトランジスタのゲートが制御され、前記第１のＮｃ
ｈトランジスタと前記第２のＮｃｈトランジスタとの接
続点の電位を外部へ出力し、前記昇圧手段が前記外部信
号に基づき周期的に駆動されることを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161691A JPH117771A (ja) | 1997-06-18 | 1997-06-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9161691A JPH117771A (ja) | 1997-06-18 | 1997-06-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH117771A true JPH117771A (ja) | 1999-01-12 |
Family
ID=15740037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9161691A Withdrawn JPH117771A (ja) | 1997-06-18 | 1997-06-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH117771A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200103826A (ko) | 2018-01-25 | 2020-09-02 | 닛폰세이테츠 가부시키가이샤 | 방향성 전자 강판 |
-
1997
- 1997-06-18 JP JP9161691A patent/JPH117771A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200103826A (ko) | 2018-01-25 | 2020-09-02 | 닛폰세이테츠 가부시키가이샤 | 방향성 전자 강판 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |