JPH117464A - 半導体集積回路の論理合成方法及び論理合成用チップ - Google Patents
半導体集積回路の論理合成方法及び論理合成用チップInfo
- Publication number
- JPH117464A JPH117464A JP9160920A JP16092097A JPH117464A JP H117464 A JPH117464 A JP H117464A JP 9160920 A JP9160920 A JP 9160920A JP 16092097 A JP16092097 A JP 16092097A JP H117464 A JPH117464 A JP H117464A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- cells
- cell
- logic
- netlist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 セルペースＬＳＩの論理を再設計して再試作
する際に、拡散工程から再試作を始めるために再試作に
長期間を要するのを防ぐ。 【解決手段】 論理合成の過程に、再設計したＨＤＬ部
分１０６を判別する過程と、変更すべきネットリスト部
分を判別する過程１０８と、レイアウト上に存在し、ネ
ットリスト再設計に利用できるセルを抽出する過程１１
２と、そのセルだけを使って所望の回路を合成する過程
１１４と、再設計したネットリストと変更のないネット
リストを結合させる過程１１６とでの処理を行なう。こ
れにより、再設計を要する回路を構成していたセルと、
それらのセルから一定距離内にある予備セルだけを使っ
て、所望の論理を合成でき、配線工程前で試作を中断し
たウェハーを保存しておけば、配線工程だけで再試作を
完了することができる。
する際に、拡散工程から再試作を始めるために再試作に
長期間を要するのを防ぐ。 【解決手段】 論理合成の過程に、再設計したＨＤＬ部
分１０６を判別する過程と、変更すべきネットリスト部
分を判別する過程１０８と、レイアウト上に存在し、ネ
ットリスト再設計に利用できるセルを抽出する過程１１
２と、そのセルだけを使って所望の回路を合成する過程
１１４と、再設計したネットリストと変更のないネット
リストを結合させる過程１１６とでの処理を行なう。こ
れにより、再設計を要する回路を構成していたセルと、
それらのセルから一定距離内にある予備セルだけを使っ
て、所望の論理を合成でき、配線工程前で試作を中断し
たウェハーを保存しておけば、配線工程だけで再試作を
完了することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
論理合成方法及び論理合成用チップに関し、特に、再設
計／再試作の際に、拡散工程に後戻りすることのないよ
うに配線工程の変更だけで、論理上の変更を加えられる
ように回路を合成する再論理合成方法及び論理合成用チ
ップに関する。
論理合成方法及び論理合成用チップに関し、特に、再設
計／再試作の際に、拡散工程に後戻りすることのないよ
うに配線工程の変更だけで、論理上の変更を加えられる
ように回路を合成する再論理合成方法及び論理合成用チ
ップに関する。
【０００２】
【従来の技術】大規模半導体集積回路の設計では、設計
期間を短縮するために、論理合成ツールによる回路設計
と、配置配線ツールによるレイアウトを柱としたセルベ
ース設計とが広く行われている。集積回路が大規模化す
ればするほど、その論理は複雑となり、設計段階では見
いだせなかった不具合が、試作後に見いだされることが
多くなってきている。また、製品サイクルが短くなりつ
つあるのを受け、試作開始後に仕様変更が生じ、試作完
了後に再設計することもめずらしくはない。このような
状況から、再設計から再試作完了までをいかに早くする
かが求められている。
期間を短縮するために、論理合成ツールによる回路設計
と、配置配線ツールによるレイアウトを柱としたセルベ
ース設計とが広く行われている。集積回路が大規模化す
ればするほど、その論理は複雑となり、設計段階では見
いだせなかった不具合が、試作後に見いだされることが
多くなってきている。また、製品サイクルが短くなりつ
つあるのを受け、試作開始後に仕様変更が生じ、試作完
了後に再設計することもめずらしくはない。このような
状況から、再設計から再試作完了までをいかに早くする
かが求められている。
【０００３】図６は、従来の論理合成手法を用いた回路
設計工程における再設計のフローである。従来の論理合
成６０３において再設計されたＨＤＬ記述６０１は、回
路生成／最適化処理過程６０４によって、セルライブラ
リ６０２に用意されたセルを用いて、最終目的である再
設計されたゲートレベル・ネットリスト６０５に変換さ
れる。ここで回路生成／最適化処理過程６０４は、セル
ライブラリ６０２に用意されているセルであって、かつ
合成時に使用許可が与えられているセルであれば、それ
を個数的には無制限に使用して、ＨＤＬ記述６０１を設
計者の要求を満たすゲートレベルのネットリストに変換
する。すなわち、初期設計で使用したセル以外のセルも
使用して合成が行われる。
設計工程における再設計のフローである。従来の論理合
成６０３において再設計されたＨＤＬ記述６０１は、回
路生成／最適化処理過程６０４によって、セルライブラ
リ６０２に用意されたセルを用いて、最終目的である再
設計されたゲートレベル・ネットリスト６０５に変換さ
れる。ここで回路生成／最適化処理過程６０４は、セル
ライブラリ６０２に用意されているセルであって、かつ
合成時に使用許可が与えられているセルであれば、それ
を個数的には無制限に使用して、ＨＤＬ記述６０１を設
計者の要求を満たすゲートレベルのネットリストに変換
する。すなわち、初期設計で使用したセル以外のセルも
使用して合成が行われる。
【０００４】具体例を図７（ａ）、（ｂ）を用いて説明
する。図７（ａ）に示すように、回路２０３、２０５が
インバータ２０４で接続されている回路が初期設計で生
成され、論理上の不具合を修正するために、インバータ
２０４の入力を、別の信号とＮＡＮＤをとった後、Ｄ−
ＦＦで同期をとって回路２０５へ入力するように変更す
る場合を考える。
する。図７（ａ）に示すように、回路２０３、２０５が
インバータ２０４で接続されている回路が初期設計で生
成され、論理上の不具合を修正するために、インバータ
２０４の入力を、別の信号とＮＡＮＤをとった後、Ｄ−
ＦＦで同期をとって回路２０５へ入力するように変更す
る場合を考える。
【０００５】従来の論理合成では、もっとも初期設計に
近い形で合成されたとしても、図７（ｂ）に示すよう
に、新たに２入力ＮＡＮＤ７０１とＤ−ＦＦ７０２が追
加され、インバータ２０４が削除された回路が合成され
る。つまり、初期設計で生成された回路には存在しなか
った２入力ＮＡＮＤ７０１とＤ−ＦＦ７０２が新たに回
路に加わることになる。
近い形で合成されたとしても、図７（ｂ）に示すよう
に、新たに２入力ＮＡＮＤ７０１とＤ−ＦＦ７０２が追
加され、インバータ２０４が削除された回路が合成され
る。つまり、初期設計で生成された回路には存在しなか
った２入力ＮＡＮＤ７０１とＤ−ＦＦ７０２が新たに回
路に加わることになる。
【０００６】図８は従来の論理合成手法を用いた場合
の、初期設計から試作、再設計、再試作を経て製品開発
が完了するまでのフロー図である。
の、初期設計から試作、再設計、再試作を経て製品開発
が完了するまでのフロー図である。
【０００７】まず、初期設計の完了したＨＤＬ記述８０
１を論理合成３０１でゲートレベルの回路に変換し、配
置３０２、配線３０３で初期レイアウトした後、マスク
作成３０４で試作に必要なレチクルを作成する。その
後、試作：拡散工程３０５と試作：配線工程３０６を経
て、初期試作が完了してサンプルを入手する。機能評価
３０７で、機能的な不具合が見いだされたり、初期設計
に対する仕様変更が生じた場合は、以下の再設計、再試
作となる。
１を論理合成３０１でゲートレベルの回路に変換し、配
置３０２、配線３０３で初期レイアウトした後、マスク
作成３０４で試作に必要なレチクルを作成する。その
後、試作：拡散工程３０５と試作：配線工程３０６を経
て、初期試作が完了してサンプルを入手する。機能評価
３０７で、機能的な不具合が見いだされたり、初期設計
に対する仕様変更が生じた場合は、以下の再設計、再試
作となる。
【０００８】再設計となると、ＨＤＬ記述再設計３０８
でＨＤＬ記述の不具合を修正し、あるいは仕様変更をＨ
ＤＬ記述に反映させ、論理合成６０３で再設計されたＨ
ＤＬ記述をゲートレベルの回路に変換する。合成が完了
すると、再配置８０２、再配線８０３で再レイアウトし
た後、マスク作成３１０で再試作に必要なレチクルを作
成する。
でＨＤＬ記述の不具合を修正し、あるいは仕様変更をＨ
ＤＬ記述に反映させ、論理合成６０３で再設計されたＨ
ＤＬ記述をゲートレベルの回路に変換する。合成が完了
すると、再配置８０２、再配線８０３で再レイアウトし
た後、マスク作成３１０で再試作に必要なレチクルを作
成する。
【０００９】その後、再び、試作：拡散工程３０５と試
作：配線工程３０６を経て、再試作が完了してサンプル
を入手する。機能評価３０７が完了した段階で仕様に変
更がなく、機能的にも問題がなくなるまで、ＨＤＬ記述
再設計３０８から機能評価３０７のループを繰り返す。
作：配線工程３０６を経て、再試作が完了してサンプル
を入手する。機能評価３０７が完了した段階で仕様に変
更がなく、機能的にも問題がなくなるまで、ＨＤＬ記述
再設計３０８から機能評価３０７のループを繰り返す。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
手法では、再設計用に論理合成を実行する際に、セルラ
イブラリに用意されているセルであって、かつ合成時に
使用許可が与えられているセルであれば、それを個数的
には無制限に使用して、ＨＤＬ記述を設計者の要求を満
たすゲートレベルのネットリストに変換してしまう。つ
まり、使用できるセルの種類には制限を加えられても、
使用できるセルの数には制限が加えられなかった。
手法では、再設計用に論理合成を実行する際に、セルラ
イブラリに用意されているセルであって、かつ合成時に
使用許可が与えられているセルであれば、それを個数的
には無制限に使用して、ＨＤＬ記述を設計者の要求を満
たすゲートレベルのネットリストに変換してしまう。つ
まり、使用できるセルの種類には制限を加えられても、
使用できるセルの数には制限が加えられなかった。
【００１１】このため、合成された回路には、初期設計
に使用したセル以外のセルも存在することになる。した
がって、初期設計のレイアウトを配線工程だけ修正して
レイアウトを完成させることができず、レイアウトは拡
散工程からやり直しとなる。このため、再設計の完了か
ら再試作が完了するまで約２、３ケ月という長期間が必
要であった。
に使用したセル以外のセルも存在することになる。した
がって、初期設計のレイアウトを配線工程だけ修正して
レイアウトを完成させることができず、レイアウトは拡
散工程からやり直しとなる。このため、再設計の完了か
ら再試作が完了するまで約２、３ケ月という長期間が必
要であった。
【００１２】本発明の目的は、セルベースＬＳＩの論理
を再設計して再試作する際に、拡散工程から再試作を始
めるために再試作に長時間を要するのを防止した半導体
集積回路の論理合成方法及びその装置を提供することに
ある。
を再設計して再試作する際に、拡散工程から再試作を始
めるために再試作に長時間を要するのを防止した半導体
集積回路の論理合成方法及びその装置を提供することに
ある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路の論理合成方法は、回
路を再設計する際、再設計を要する回路を構成していた
セルと、未使用の予備セルとを初期設計配置情報をもと
に選出し、これらのセルを使用して所望の論理を合成す
るものである。
め、本発明に係る半導体集積回路の論理合成方法は、回
路を再設計する際、再設計を要する回路を構成していた
セルと、未使用の予備セルとを初期設計配置情報をもと
に選出し、これらのセルを使用して所望の論理を合成す
るものである。
【００１４】また前記未使用の予備セルの選出しに、配
線距離の制限を加え、タイミング制約を充足するもので
ある。
線距離の制限を加え、タイミング制約を充足するもので
ある。
【００１５】また、本発明に係る半導体集積回路の論理
合成方法は、論理記述比較処理過程と、ネットリスト切
り出し処理過程と、セル情報抽出処理過程と、回路生成
／最適化処理過程と、ネット結合処理過程とを有し、論
理回路の再設計を行う半導体集積回路の論理合成方法で
あって、論理記述比較処理過程は、初期設計のＨＤＬ記
述と再設計されたＨＤＬ記述を比較し、再設計されたＨ
ＤＬ記述を、変更のあったＨＤＬ記述部分と変更の無か
ったＨＤＬ記述部分とに分類する処理であり、ネットリ
スト切り出し処理過程は、初期設計ゲートレベル・ネッ
トリストから、変更のあったＨＤＬ記述部分と変更のな
かったＨＤＬ記述部分とを使って、変更が不要なネット
リストと変更がネットリストと予備セルを切り出す処理
であり、セル情報抽出処理過程は、変更が必要なネット
リストと予備セルから、再論理合成で使えるセルを抽出
する処理であり、回路生成／最適化処理過程は、上述の
使用可能セルだけを使って、論理記述比較処理過程の出
力する変更されたＨＤＬ記述部分だけに対して、ネット
リストを合成する処理であり、ネット結合処理過程は、
上述の再合成されたネットリストと、上述のネットリス
ト切り出し処理過程の出力である変更が不要なネットリ
ストとを結合して、最終目的の再設計されたゲートレベ
ル・ネットリストを出力する処理を行うものである。
合成方法は、論理記述比較処理過程と、ネットリスト切
り出し処理過程と、セル情報抽出処理過程と、回路生成
／最適化処理過程と、ネット結合処理過程とを有し、論
理回路の再設計を行う半導体集積回路の論理合成方法で
あって、論理記述比較処理過程は、初期設計のＨＤＬ記
述と再設計されたＨＤＬ記述を比較し、再設計されたＨ
ＤＬ記述を、変更のあったＨＤＬ記述部分と変更の無か
ったＨＤＬ記述部分とに分類する処理であり、ネットリ
スト切り出し処理過程は、初期設計ゲートレベル・ネッ
トリストから、変更のあったＨＤＬ記述部分と変更のな
かったＨＤＬ記述部分とを使って、変更が不要なネット
リストと変更がネットリストと予備セルを切り出す処理
であり、セル情報抽出処理過程は、変更が必要なネット
リストと予備セルから、再論理合成で使えるセルを抽出
する処理であり、回路生成／最適化処理過程は、上述の
使用可能セルだけを使って、論理記述比較処理過程の出
力する変更されたＨＤＬ記述部分だけに対して、ネット
リストを合成する処理であり、ネット結合処理過程は、
上述の再合成されたネットリストと、上述のネットリス
ト切り出し処理過程の出力である変更が不要なネットリ
ストとを結合して、最終目的の再設計されたゲートレベ
ル・ネットリストを出力する処理を行うものである。
【００１６】また前記セル情報抽出処理過程は、初期設
計配置情報をもとに使用可能なセルの抽出に制限を加え
て抽出処理を行うものである。
計配置情報をもとに使用可能なセルの抽出に制限を加え
て抽出処理を行うものである。
【００１７】また本発明に係る論理合成用チップは、セ
ルと、予備セルとを有し、回路設計用として使用する論
理合成用チップであって、前記セルは、設計する回路を
構成するためのものであり、前記予備セルは、初期設計
係に行われる再設計時に論理回路を合成するために使用
されるものであり、これらのセルは、チップ上に混在し
て配置されるものである。
ルと、予備セルとを有し、回路設計用として使用する論
理合成用チップであって、前記セルは、設計する回路を
構成するためのものであり、前記予備セルは、初期設計
係に行われる再設計時に論理回路を合成するために使用
されるものであり、これらのセルは、チップ上に混在し
て配置されるものである。
【００１８】また前記予備セルは、配線用の隙間を利用
して設けられるものである。
して設けられるものである。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２０】（実施形態１）図１は、本発明の実施形態
１に係る回路設計工程における再設計のフローである。
１に係る回路設計工程における再設計のフローである。
【００２１】まず、初期設計の段階で他の回路とは接続
しない予備のセル（以下、予備セルという）を、再設計
用として初期設計ＨＤＬ記述１０２に、ゲートレベルの
記述で組み込み、レイアウト上無作為に配置しておく。
配置配線ツールでは、セルを１００％敷き詰めて配置す
ると配線が不可能になるため、やや隙間をあけてセルを
配置する。予備セルは、チップ面積を増やさぬように前
記隙間を利用して設けるように配置する。
しない予備のセル（以下、予備セルという）を、再設計
用として初期設計ＨＤＬ記述１０２に、ゲートレベルの
記述で組み込み、レイアウト上無作為に配置しておく。
配置配線ツールでは、セルを１００％敷き詰めて配置す
ると配線が不可能になるため、やや隙間をあけてセルを
配置する。予備セルは、チップ面積を増やさぬように前
記隙間を利用して設けるように配置する。
【００２２】論理回路を再設計するにあたり、ＨＤＬ記
述１０２と再設計されたＨＤＬ記述１０３を論理記述比
較処理１０４にて比較し、再設計されたＨＤＬ記述１０
３を、変更のあったＨＤＬ記述部分１０５と変更のなか
ったＨＤＬ記述部分１０６とに分類する。
述１０２と再設計されたＨＤＬ記述１０３を論理記述比
較処理１０４にて比較し、再設計されたＨＤＬ記述１０
３を、変更のあったＨＤＬ記述部分１０５と変更のなか
ったＨＤＬ記述部分１０６とに分類する。
【００２３】次に、変更のあったＨＤＬ記述部分１０５
と変更のなかったＨＤＬ記述部分１０６とをもとに、初
期設計ゲートレベル・ネットリスト１０７から、ネット
リスト切り出し処理１０８にて、変更が不要なネットリ
スト１０９と変更が必要なネットリスト１１０と予備セ
ル１１１とに分類する。
と変更のなかったＨＤＬ記述部分１０６とをもとに、初
期設計ゲートレベル・ネットリスト１０７から、ネット
リスト切り出し処理１０８にて、変更が不要なネットリ
スト１０９と変更が必要なネットリスト１１０と予備セ
ル１１１とに分類する。
【００２４】次に、変更が必要なネットリスト１１０を
構成するセルと予備セル１１１とを、再使用可能なセル
として抽出する。この再使用可能セルだけを使って、回
路生成／最適化処理１１４にて、変更されたＨＤＬ記述
部分１０６だけに対して、回路を合成し最適化をして、
変更部分のネットリスト１１５を得る。
構成するセルと予備セル１１１とを、再使用可能なセル
として抽出する。この再使用可能セルだけを使って、回
路生成／最適化処理１１４にて、変更されたＨＤＬ記述
部分１０６だけに対して、回路を合成し最適化をして、
変更部分のネットリスト１１５を得る。
【００２５】最後に、この変更部分のネットリスト１１
５と、変更が不要なネットリスト１０９とを、ネット結
合処理１１６で結合して、最終目的の再設計されたゲー
トレベル・ネットリストを得る。
５と、変更が不要なネットリスト１０９とを、ネット結
合処理１１６で結合して、最終目的の再設計されたゲー
トレベル・ネットリストを得る。
【００２６】具体例を図２（ａ）、（ｂ）を用いて説明
する。図２（ａ）に示すように、回路２０３、２０５が
インバータ２０４で接続されている回路が初期設計で生
成され、予備セルとして３入力ＮＡＮＤ２０１とリセッ
ト付きＤ−ＦＦ２０２とが配置されているものとする。
そして、論理上の不具合を修正するために、インバータ
２０４の入力を、別の信号とＮＡＮＤをとった後、Ｄ−
ＦＦで同期をとって回路２０５へ入力するように変更す
る場合を考える。
する。図２（ａ）に示すように、回路２０３、２０５が
インバータ２０４で接続されている回路が初期設計で生
成され、予備セルとして３入力ＮＡＮＤ２０１とリセッ
ト付きＤ−ＦＦ２０２とが配置されているものとする。
そして、論理上の不具合を修正するために、インバータ
２０４の入力を、別の信号とＮＡＮＤをとった後、Ｄ−
ＦＦで同期をとって回路２０５へ入力するように変更す
る場合を考える。
【００２７】本発明の論理合成１０１では、まず、ＨＤ
Ｌ記述比較処理１０４とネットリスト切り出し処理１０
８とにより、回路２０３、２０４を変更が不要なネット
リストと判断する。
Ｌ記述比較処理１０４とネットリスト切り出し処理１０
８とにより、回路２０３、２０４を変更が不要なネット
リストと判断する。
【００２８】次に、セル情報抽出処理１１２にて、イン
バータ２０４と予備セルの３入力ＮＡＮＤ２０１とリセ
ット付きＤ−ＦＦ２０２とを再利用可能なセルと判断す
る。さらに、この２つのセルを使って、回路生成／最適
化処理１１４により、上述したような論理の修正を施し
た回路を合成する。
バータ２０４と予備セルの３入力ＮＡＮＤ２０１とリセ
ット付きＤ−ＦＦ２０２とを再利用可能なセルと判断す
る。さらに、この２つのセルを使って、回路生成／最適
化処理１１４により、上述したような論理の修正を施し
た回路を合成する。
【００２９】その結果、図７（ｂ）に示すように、新た
に３入力ＮＡＮＤ２０１を２入力ＮＡＮＤとして使用
し、リセット付きＤ−ＦＦ２０２をリセットなしのＤ−
ＦＦとして利用し、インバータ２０４を切り離した回路
が構成される。つまり、初期設計で生成された回路に対
して配線の変更のみにより所望の回路を実現する。
に３入力ＮＡＮＤ２０１を２入力ＮＡＮＤとして使用
し、リセット付きＤ−ＦＦ２０２をリセットなしのＤ−
ＦＦとして利用し、インバータ２０４を切り離した回路
が構成される。つまり、初期設計で生成された回路に対
して配線の変更のみにより所望の回路を実現する。
【００３０】図３は、本発明の論理合成手法を用いた場
合の、初期設計から試作、再設計、再試作を経て製品開
発が完了するまでのフロー図である。
合の、初期設計から試作、再設計、再試作を経て製品開
発が完了するまでのフロー図である。
【００３１】まず、初期設計の完了したＨＤＬ記述（予
備セルを含む）１０２を論理合成３０１でゲートレベル
の回路に変換し、セルの配置３０２を行う。この際、予
備セルを無作為に配置しておく。配置後、配線３０３を
行って初期レイアウトを完了した後、マスク作成３０４
で試作に必要なレチクルを作成する。
備セルを含む）１０２を論理合成３０１でゲートレベル
の回路に変換し、セルの配置３０２を行う。この際、予
備セルを無作為に配置しておく。配置後、配線３０３を
行って初期レイアウトを完了した後、マスク作成３０４
で試作に必要なレチクルを作成する。
【００３２】その後、試作：拡散工程３０５と試作：配
線工程３０６を経て、初期試作が完了してサンプルを入
手する。機能評価３０７で、機能的な不具合が見いださ
れたり、初期設計に対する仕様変更が生じた場合は、以
下の再設計、再試作となる。
線工程３０６を経て、初期試作が完了してサンプルを入
手する。機能評価３０７で、機能的な不具合が見いださ
れたり、初期設計に対する仕様変更が生じた場合は、以
下の再設計、再試作となる。
【００３３】再設計となると、ＨＤＬ記述再設計３０８
でＨＤＬ記述の不具合を修正し、あるいは仕様変更をＨ
ＤＬ記述に反映させ、論理合成１０１で再設計されたＨ
ＤＬ記述１０３をゲートレベルの回路に変換する。合成
が完了すると、再配線３０９で再レイアウトした後、マ
スク作成３１０で再試作に必要なレチクルを作成する。
でＨＤＬ記述の不具合を修正し、あるいは仕様変更をＨ
ＤＬ記述に反映させ、論理合成１０１で再設計されたＨ
ＤＬ記述１０３をゲートレベルの回路に変換する。合成
が完了すると、再配線３０９で再レイアウトした後、マ
スク作成３１０で再試作に必要なレチクルを作成する。
【００３４】その後、再び、試作：配線工程３０６を経
て、再試作が完了してサンプルを入手する。機能評価３
０７が完了した段階で仕様に変更がなく、機能的にも問
題がなくなるまで、ＨＤＬ記述再設計３０８から機能評
価３０７のループを繰り返す。
て、再試作が完了してサンプルを入手する。機能評価３
０７が完了した段階で仕様に変更がなく、機能的にも問
題がなくなるまで、ＨＤＬ記述再設計３０８から機能評
価３０７のループを繰り返す。
【００３５】この図３に示すフローから明らかなよう
に、本発明の論理合成法を用いれば、再設計後の再試作
において、拡散工程まで戻る必要がなくなる。初期試作
の際に、配線工程前で試作を中断したウェハーを保存し
ておけば、配線工程だけで再試作を完了することができ
る。このため、再試作に要する期間を従来の２、３ケ月
から２週間程度の約１／４に短縮することが可能とな
る。
に、本発明の論理合成法を用いれば、再設計後の再試作
において、拡散工程まで戻る必要がなくなる。初期試作
の際に、配線工程前で試作を中断したウェハーを保存し
ておけば、配線工程だけで再試作を完了することができ
る。このため、再試作に要する期間を従来の２、３ケ月
から２週間程度の約１／４に短縮することが可能とな
る。
【００３６】（実施形態２）図４は、本発明の実施形態
２に係る回路設計工程における再設計のフローである。
実施形態２は、実施形態１と比べて、セル情報抽出処理
４０２の実行時に、初期設計での配置情報をもとに、互
いに近傍に配置されていることという条件で再利用可能
なセルを抽出しているところが異なる。
２に係る回路設計工程における再設計のフローである。
実施形態２は、実施形態１と比べて、セル情報抽出処理
４０２の実行時に、初期設計での配置情報をもとに、互
いに近傍に配置されていることという条件で再利用可能
なセルを抽出しているところが異なる。
【００３７】再設計を要する回路を構成していたセル
は、初期配置の段階で互いに近い位置に配置されている
が、予備セルはチップ全体に散在している。無作為に選
んだ予備セルと、再設計を要する回路を構成していたセ
ルとで、回路を再構成した場合は、配線が長くなり、タ
イミング制約を満たせない可能性がある。
は、初期配置の段階で互いに近い位置に配置されている
が、予備セルはチップ全体に散在している。無作為に選
んだ予備セルと、再設計を要する回路を構成していたセ
ルとで、回路を再構成した場合は、配線が長くなり、タ
イミング制約を満たせない可能性がある。
【００３８】そこで、再設計を要する回路を構成してい
たセルと、それらのセルから一定距離内にある予備セル
を、初期設計配置情報をもとに選び出し、これらのセル
だけを使って、所望の論理を合成するのである。
たセルと、それらのセルから一定距離内にある予備セル
を、初期設計配置情報をもとに選び出し、これらのセル
だけを使って、所望の論理を合成するのである。
【００３９】図５は、本発明の実施形態２における初期
設計から試作、再設計、再試作を経て製品開発が完了す
るまでのフロー図である。基本的には実施形態１のフロ
ーと同じであるが、配置３０２後にセルの配置情報４０
１を抽出し、セル情報抽出処理４０２で、再設計を要す
る回路を構成していたセルと、それらのセルから一定距
離内にある予備セルだけを、使用可能セルとして抽出し
ている。
設計から試作、再設計、再試作を経て製品開発が完了す
るまでのフロー図である。基本的には実施形態１のフロ
ーと同じであるが、配置３０２後にセルの配置情報４０
１を抽出し、セル情報抽出処理４０２で、再設計を要す
る回路を構成していたセルと、それらのセルから一定距
離内にある予備セルだけを、使用可能セルとして抽出し
ている。
【００４０】本実施形態２によれば、互いに近傍に配置
されたセルだけで論理合成することにより、タイミング
制約を満たし、かつ、配線工程だけの再試作で所望の回
路が実現できるという利点がある。
されたセルだけで論理合成することにより、タイミング
制約を満たし、かつ、配線工程だけの再試作で所望の回
路が実現できるという利点がある。
【００４１】
【発明の効果】以上説明したように本発明によれば、回
路を再設計する際、再設計を要する回路を構成していた
セルと、それらのセルから一定距離内にある予備セルと
を、初期設計配置情報をもとに選び出し、これらのセル
だけを使って、所望の論理を合成することにより、タイ
ミング制約を満たしつつ、再設計後の再試作において、
拡散工程まで戻る必要がなくなり、回路の設計作業の効
率化を実現することができる。
路を再設計する際、再設計を要する回路を構成していた
セルと、それらのセルから一定距離内にある予備セルと
を、初期設計配置情報をもとに選び出し、これらのセル
だけを使って、所望の論理を合成することにより、タイ
ミング制約を満たしつつ、再設計後の再試作において、
拡散工程まで戻る必要がなくなり、回路の設計作業の効
率化を実現することができる。
【００４２】さらに初期試作の際に、配線工程前で試作
を中断したウェハーを保存しておけば、配線工程だけで
再試作を完了することができる。
を中断したウェハーを保存しておけば、配線工程だけで
再試作を完了することができる。
【００４３】以上のように本発明によれば、再試作に要
する期間を従来の２、３ケ月から２週間程度の約１／４
に短縮することができる。
する期間を従来の２、３ケ月から２週間程度の約１／４
に短縮することができる。
【図１】本発明の実施形態１に係る回路設計工程におけ
る再設計のフローを示す図である。
る再設計のフローを示す図である。
【図２】（ａ）は、初期設計の回路の例を示す図、
（ｂ）は、本発明により再設計された回路の例を示す図
である。
（ｂ）は、本発明により再設計された回路の例を示す図
である。
【図３】本発明の実施形態１における製品開発全体のフ
ローを示す図である。
ローを示す図である。
【図４】本発明の実施形態２に係る回路設計工程におけ
る再設計のフローを示す図である。
る再設計のフローを示す図である。
【図５】本発明の実施形態２における製品開発全体のフ
ローを示す図である。
ローを示す図である。
【図６】従来例による回路設計工程における再設計のフ
ローを示す図である。
ローを示す図である。
【図７】（ａ）は、従来例における初期設計の回路の例
を示す図、（ｂ）は、従来例により再設計された回路の
例を示す図である。
を示す図、（ｂ）は、従来例により再設計された回路の
例を示す図である。
【図８】従来例における製品開発全体のフローを示す図
である。
である。
【符号の説明】 １０１ 本発明の論理合成 １０２ 初期設計によるＨＤＬ記述（ゲートレベルの予
備セルを含む） １０３，６０１ 再設計されたＨＤＬ記述 １０４ ＨＤＬ記述を比較処理する過程 １０５ 変更のなかったＨＤＬ記述部分 １０６ 変更のあったＨＤＬ記述部分 １０７ 初期設計によるゲートレベルのネットリスト １０８ ネットリストを切り出し処理する過程 １０９ 変更が不要なゲートレベルのネットリスト １１０ 変更が必要なゲートレベルのネットリスト １１１ 予備セル １１２，４０２ 合成に使用可能なセル情報を抽出処理
する過程 １１３，４０３ 論理合成に使用可能なセル １１４，６０４ 回路生成と最適化処理の過程 １１５，４０４ 合成された変更部分のゲートレベルの
ネットリスト １１６ ゲートレベルのネットリストを結合処理する過
程 １１７，４０５，６０５ 再設計後のゲートレベルのネ
ットリスト ２０１ ３入力ＮＡＮＤ ２０２ リセット付きＤ−ＦＦ ２０３，２０５ 変更の必要のない回路 ２０４ インバータ ３０１ 初期設計での論理合成 ３０２ 初期設計でのセル配置 ３０３ 初期設計でのセル配線 ３０４ 初期設計でのマスク作成 ３０５ 試作の拡散工程 ３０６ 試作の配線工程 ３０７ 機能評価 ３０８ ＨＤＬ記述の再設計 ３０９ 再設計でのセル配線 ３１０ 再設計でのマスク作成 ４０１ 初期設計でのセル配置情報 ６０２ 論理合成用ライブラリ ６０３ 従来の論理合成 ７０１ ２入力ＮＡＮＤ ７０２ リセットなしのＤ−ＦＦ ８０１ 初期設計によるＨＤＬ記述（ゲートレベルの予
備セルを含まない） ８０２ 再設計でのセル配置
備セルを含む） １０３，６０１ 再設計されたＨＤＬ記述 １０４ ＨＤＬ記述を比較処理する過程 １０５ 変更のなかったＨＤＬ記述部分 １０６ 変更のあったＨＤＬ記述部分 １０７ 初期設計によるゲートレベルのネットリスト １０８ ネットリストを切り出し処理する過程 １０９ 変更が不要なゲートレベルのネットリスト １１０ 変更が必要なゲートレベルのネットリスト １１１ 予備セル １１２，４０２ 合成に使用可能なセル情報を抽出処理
する過程 １１３，４０３ 論理合成に使用可能なセル １１４，６０４ 回路生成と最適化処理の過程 １１５，４０４ 合成された変更部分のゲートレベルの
ネットリスト １１６ ゲートレベルのネットリストを結合処理する過
程 １１７，４０５，６０５ 再設計後のゲートレベルのネ
ットリスト ２０１ ３入力ＮＡＮＤ ２０２ リセット付きＤ−ＦＦ ２０３，２０５ 変更の必要のない回路 ２０４ インバータ ３０１ 初期設計での論理合成 ３０２ 初期設計でのセル配置 ３０３ 初期設計でのセル配線 ３０４ 初期設計でのマスク作成 ３０５ 試作の拡散工程 ３０６ 試作の配線工程 ３０７ 機能評価 ３０８ ＨＤＬ記述の再設計 ３０９ 再設計でのセル配線 ３１０ 再設計でのマスク作成 ４０１ 初期設計でのセル配置情報 ６０２ 論理合成用ライブラリ ６０３ 従来の論理合成 ７０１ ２入力ＮＡＮＤ ７０２ リセットなしのＤ−ＦＦ ８０１ 初期設計によるＨＤＬ記述（ゲートレベルの予
備セルを含まない） ８０２ 再設計でのセル配置
Claims (6)
- 【請求項１】 回路を再設計する際、再設計を要する回
路を構成していたセルと、未使用の予備セルとを初期設
計配置情報をもとに選出し、 これらのセルを使用して所望の論理を合成することを特
徴とする半導体集積回路の論理合成方法。 - 【請求項２】 前記未使用の予備セルの選出しに、配線
距離の制限を加え、タイミング制約を充足することを特
徴とする請求項１に記載の半導体集積回路の論理合成方
法。 - 【請求項３】 論理記述比較処理過程と、ネットリスト
切り出し処理過程と、セル情報抽出処理過程と、回路生
成／最適化処理過程と、ネット結合処理過程とを有し、
論理回路の再設計を行う半導体集積回路の論理合成方法
であって、 論理記述比較処理過程は、初期設計のＨＤＬ記述と再設
計されたＨＤＬ記述を比較し、再設計されたＨＤＬ記述
を、変更のあったＨＤＬ記述部分と変更の無かったＨＤ
Ｌ記述部分とに分類する処理であり、 ネットリスト切り出し処理過程は、初期設計ゲートレベ
ル・ネットリストから、変更のあったＨＤＬ記述部分と
変更のなかったＨＤＬ記述部分とを使って、変更が不要
なネットリストと変更がネットリストと予備セルを切り
出す処理であり、 セル情報抽出処理過程は、変更が必要なネットリストと
予備セルから、再論理合成で使えるセルを抽出する処理
であり、 回路生成／最適化処理過程は、上述の使用可能セルだけ
を使って、論理記述比較処理過程の出力する変更された
ＨＤＬ記述部分だけに対して、ネットリストを合成する
処理であり、 ネット結合処理過程は、上述の再合成されたネットリス
トと、上述のネットリスト切り出し処理過程の出力であ
る変更が不要なネットリストとを結合して、最終目的の
再設計されたゲートレベル・ネットリストを出力する処
理を行うものであることを特徴とする半導体集積回路の
論理合成方法。 - 【請求項４】 前記セル情報抽出処理過程は、初期設計
配置情報をもとに使用可能なセルの抽出に制限を加えて
抽出処理を行うものであることを特徴とする請求項３に
記載の半導体集積回路の論理合成方法。 - 【請求項５】 セルと、予備セルとを有し、回路設計用
として使用する論理合成用チップであって、 前記セルは、設計する回路を構成するためのものであ
り、 前記予備セルは、初期設計係に行われる再設計時に論理
回路を合成するために使用されるものであり、 これらのセルは、チップ上に混在して配置されるもので
あることを特徴とする論理合成用チップ。 - 【請求項６】 前記予備セルは、配線用の隙間を利用し
て設けられるものであることを特徴とする請求項５に記
載の論理合成用チップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09160920A JP3087690B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体集積回路の論理合成方法及び論理合成用チップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09160920A JP3087690B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体集積回路の論理合成方法及び論理合成用チップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH117464A true JPH117464A (ja) | 1999-01-12 |
| JP3087690B2 JP3087690B2 (ja) | 2000-09-11 |
Family
ID=15725163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09160920A Expired - Fee Related JP3087690B2 (ja) | 1997-06-18 | 1997-06-18 | 半導体集積回路の論理合成方法及び論理合成用チップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087690B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008226458A (ja) * | 1999-12-20 | 2008-09-25 | Fujitsu Ltd | フラッシュメモリ装置のデコーダカウンタセレクタ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09301450A (ja) * | 1996-05-13 | 1997-11-25 | Tsukasa Planning:Kk | ティシュペーパー収納箱体 |
-
1997
- 1997-06-18 JP JP09160920A patent/JP3087690B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008226458A (ja) * | 1999-12-20 | 2008-09-25 | Fujitsu Ltd | フラッシュメモリ装置のデコーダカウンタセレクタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3087690B2 (ja) | 2000-09-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7500214B2 (en) | System and method for reducing design cycle time for designing input/output cells | |
| US7451426B2 (en) | Application specific configurable logic IP | |
| JP2006286000A (ja) | 等価なフィールドプログラマブルゲートアレイとストラクチャード特定用途向け集積回路の製造方法 | |
| JP2000076321A (ja) | 機能ブロックのモデル作成によるｌｓｉ設計システム及びそのｌｓｉ設計方法 | |
| JP2001357090A (ja) | 論理合成方法及び論理合成装置 | |
| US8910103B2 (en) | Method of designing a high performance application specific integrated circuit accelerator | |
| JPH08320893A (ja) | 論理合成装置、論理合成方法及び半導体集積回路 | |
| JP2004078759A (ja) | スキャン機能を有する集積回路の設計方法 | |
| US6463576B1 (en) | Method for designing an ASIC and ASIC designing apparatus | |
| US6581200B2 (en) | Abstracting netlist to manage routing information | |
| JPH06274568A (ja) | 階層図形データの展開方法 | |
| JP3087690B2 (ja) | 半導体集積回路の論理合成方法及び論理合成用チップ | |
| JP5797928B2 (ja) | 論理回路の設計方法及び論理設計プログラム | |
| US20070044056A1 (en) | Macro block placement by pin connectivity | |
| US7127693B2 (en) | Device for creating timing constraints | |
| JP2001085528A (ja) | 半導体集積回路の設計方法および半導体集積回路の製造方法 | |
| US20220114321A1 (en) | Systems And Methods For Generating Placements For Circuit Designs Using Pyramidal Flows | |
| Phillips | Automating Layout of Reconfigurable Subsystems for Systems-on-a-Chip | |
| JPH1041475A (ja) | 半導体集積回路装置及びその製造方法 | |
| Usami et al. | Optimized design method for full-custom microprocessors | |
| JPH06310601A (ja) | レイアウト設計方法 | |
| JP2005032956A (ja) | 半導体集積回路の自動配置配線方法 | |
| JP2002157292A (ja) | 半導体集積回路の論理合成方法 | |
| JP2790876B2 (ja) | 半導体装置の製造方法 | |
| Okuda et al. | Semicustom and custom LSI technology |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |