JP2005032956A - 半導体集積回路の自動配置配線方法 - Google Patents
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Abstract
【課題】半導体集積回路の再設計時間の短縮を図ることができる半導体集積回路の自動配置配線方法を得る。
【解決手段】先の半導体集積回路を設計変更して後の半導体集積回路の設計を行う半導体集積回路の自動配置配線方法において、先の回路接続情報１０と後の回路接続情報１３とを比較して、設計変更するために先の半導体集積回路に対して追加を必要とする追加回路接続情報２１を抽出するステップと、追加セルを先の半導体集積回路を構成するセルの空き領域に配置して後の半導体集積回路のセル配置とするステップと、セル配置された後の半導体集積回路の動作タイミングを最適化するステップと、動作タイミングの最適化された後の半導体集積回路の配線処理を行うステップと、を含む。
【選択図】 図２
【解決手段】先の半導体集積回路を設計変更して後の半導体集積回路の設計を行う半導体集積回路の自動配置配線方法において、先の回路接続情報１０と後の回路接続情報１３とを比較して、設計変更するために先の半導体集積回路に対して追加を必要とする追加回路接続情報２１を抽出するステップと、追加セルを先の半導体集積回路を構成するセルの空き領域に配置して後の半導体集積回路のセル配置とするステップと、セル配置された後の半導体集積回路の動作タイミングを最適化するステップと、動作タイミングの最適化された後の半導体集積回路の配線処理を行うステップと、を含む。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路の再設計の際に設計時間の短縮を可能とする半導体集積回路の自動配置配線方法に関するものである。
【０００２】
【従来の技術】
近年、半導体製造工程における微細化技術の向上により、１チップに搭載できるセル数が増加する傾向にある。このため、半導体集積回路の論理が複雑化しセルの配置配線を短時間で行うことが困難となっている。また、製品サイクルの短期化に伴い、試作完了直後に再設計を行う場合がある。このような場合に、最初から再設計を行うと最初の設計期間と同じ設計期間を要することとなり、設計期間の短縮を図ることができないといった問題が生じる。
【０００３】
特許文献１に記載の半導体集積回路の再設計方法（論理合成方法）では、初期設計時に再設計用としてゲートレベルの記述で他の回路とは接続しない予備のセルを組み込み、レイアウト上無作為に配置している。そして、初期設計のＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）記述と再設計のＨＤＬ記述を比較し、再設計時に変更のあったＨＤＬ記述部分と再設計時に変更のなかったＨＤＬ記述を分類している。さらに、再設計時に変更の必要なネットリスト、再設計時に変更が不必要なネットリスト、再設計時に必要とされる予備のセルを切り出して、これらを合成することによって所望の論理合成を行っている。このように、配線工程によるセルの合成のみで再設計を行っているため、初期設計時の拡散工程をそのまま再利用することを可能としている。
【０００４】
【特許文献１】
特開平１１−７４６４号公報（第３項）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術によれば初期設計時においても再設計用の予備のセルを配置させる必要がある。そして、予備のセルは初期設計時においてレイアウト上無作為に配置するため、実際に再設計時に必要とするセルよりも多くのセルを配置させておかなければならない。このため、半導体集積回路のチップ面積が増大するといった問題があった。さらに、初期設計時においてレイアウト上無作為に配置した予備のセルだけで再設計を確実に行えるという保証がされないといった問題があった。
【０００６】
この発明は上記に鑑みてなされたものであって、半導体集積回路のチップ面積を必要以上に増大させることなく、半導体集積回路の再設計時間の短縮を図ることができる半導体集積回路の自動配置配線方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体集積回路の自動配置配線方法にあっては、先に設計の行われた半導体集積回路を設計変更して後に設計を行う半導体集積回路の自動配置配線方法において、前記先に設計の行われた半導体集積回路のセルの接続情報と前記後に設計を行う半導体集積回路のセルの接続情報とを比較して、設計変更するために前記先に設計の行われた半導体集積回路に対して追加を必要とする追加セルを抽出する抽出ステップと、前記追加セルを前記先に設計の行われた半導体集積回路を構成するセルの空き領域に配置して後に設計を行う半導体集積回路のセル配置とするセル配置ステップと、セル配置された前記後に設計を行う半導体集積回路の動作タイミングを最適化するタイミング最適化ステップと、動作タイミングの最適化された前記後に設計を行う半導体集積回路の配線処理を行う配線ステップと、を含むことを特徴とする。
【０００８】
この発明によれば、先に設計の行われた半導体集積回路の再設計を行う場合、先に設計の行われた半導体集積回路のセルの接続情報と後に設計を行う半導体集積回路のセルの接続情報を比較して、先に設計の行われた半導体集積回路に対して追加を必要とするセルを後に行う半導体集積回路から抽出して、先に設計の行われた半導体集積回路の空き領域に配置するため、最初からセルの配置処理を行う必要がなくなる。
【０００９】
【発明の実施の形態】
以下、本発明にかかる半導体集積回路の自動配置配線方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１０】
図１および図２に従ってこの発明の実施の形態について説明する。図１はこの発明の実施の形態にかかる半導体集積回路の自動配置配線方法の概念を説明するための図である。
【００１１】
本発明の実施の形態にかかる半導体集積回路の自動配置配線方法は、既に設計の完了した半導体集積回路の設計変更を行う際に使用する自動配置配線方法であり、ここでは既に設計の完了した半導体集積回路を先の半導体集積回路３０とよび、再設計を行う半導体集積回路を後の半導体集積回路４０とよぶことにする。
【００１２】
半導体集積回路の自動配置配線は、先の半導体集積回路３０内のセル同士の接続に対する情報である先の回路接続情報１０、後の半導体集積回路４０のセル同士の接続に対する情報である後の回路接続情報１３、後の半導体集積回路４０において追加されるセルと先の半導体集積回路３０のセルとを合わせた全体回路の動作タイミングの情報であるタイミング制約情報１１、後の半導体集積回路４０において追加されるセルと先の半導体集積回路３０のセルとを合わせた全体回路内のセルの配線に関する情報である配線情報１２、先の半導体集積回路３０の配置配線の情報である先の回路配置配線情報１４を自動配置配線装置１に入力することによって行われる。
【００１３】
また、自動配置配線装置１においては、先の回路接続情報１０と後の回路接続情報１３から追加回路接続情報２１や不要回路接続情報２２を抽出し、後の半導体集積回路４０のセルの配置やセルの配線を行っている。
【００１４】
先の回路接続情報１０は、先の半導体集積回路３０で用いた例えばアンド回路やオア回路等の論理回路やフリップフロップ回路、メモリ回路等の半導体集積回路を構成するセル同士を接続するための情報であり、先の半導体集積回路３０はこれらのセルを信号接続することによって所望の機能を果たしている。
【００１５】
後の回路接続情報１３は、後の半導体集積回路４０で用いる例えばアンド回路やオア回路等の論理回路やフリップフロップ回路、メモリ回路等の半導体集積回路を構成するセルを接続するための情報であり、先に行われた半導体集積回路３０の設計変更を行う時に用いられる。また、後の半導体集積回路４０はこれらのセルを信号接続することによって所望の機能を果たすこととなる。
【００１６】
タイミング制約情報１１は、後の半導体集積回路４０において追加されるセルと先の半導体集積回路３０のセルとを合わせた全体回路の動作タイミングに関する情報である。また、タイミング制約情報１１に基づいて全体回路が所定の動作タイミングを満たすか否かを判断し、全体回路が所定の動作タイミングを満たさない場合は後の半導体集積回路４０において追加されるセルまたは先の半導体集積回路３０のセルの駆動能力等を変更する。
【００１７】
配線情報１２は、後の半導体集積回路４０において追加されるセルと先の半導体集積回路３０のセルとを合わせた全体回路内のセル同士を接続するための配線に関する情報である。例えば３層のメタル配線からなる半導体集積回路の場合、配線情報１２は半導体集積回路内の全セルを配線するため１層目のメタル配線、２層目のメタル配線、３層目のメタル配線の情報を有している。
【００１８】
追加回路接続情報２１は、先の回路接続情報１０と後の回路接続情報１３を比較することによって得られる情報であり、先の半導体集積回路３０を設計変更して後の半導体集積回路４０を設計するにあたり先の半導体集積回路３０に対して追加を必要とするセル（回路）の情報である。
【００１９】
不要回路接続情報２２は、先の回路接続情報１０と後の回路接続情報１３を比較することによって得られる情報であり、先の半導体集積回路３０を設計変更して後の半導体集積回路４０を設計するにあたり先の半導体集積回路３０から不要となるセル（回路）の情報である。
【００２０】
先の回路配置配線情報１４は、先の半導体集積回路３０の配置配線に関する情報であり、不要回路接続情報２２として抽出されたセルの配置位置配線に用いられるものである。そして、先の回路配置配線情報１４は不要となるセルが他のセルに対して影響を及ぼすことがないよう不要となるセルの入力ピンを接地電位に固定し、不要となるセルの出力ピンを非接続となるよう配線接続するために用いられる。
【００２１】
つぎに、この発明の実施の形態にかかる半導体集積回路の自動配置配線方法の手順について説明する。図２はこの発明の実施の形態にかかる半導体集積回路の自動配置配線方法の手順を示すフローチャートである。
【００２２】
先の半導体集積回路３０を再設計するため、まず先の半導体集積回路３０の情報として先の回路接続情報１０を自動配置配線装置１に入力する（ステップＳ１００）。
【００２３】
つぎに、後の半導体集積回路４０の情報として後の回路接続情報１３を自動配置配線装置１に入力する（ステップＳ１０１）。そして、先の回路接続情報１０と後の回路接続情報１３を比較し、先の半導体集積回路３０を設計変更して後の半導体集積回路４０を設計するにあたり先の半導体集積回路３０に対して追加を必要とするセルの情報を追加回路接続情報２１として抽出する（ステップＳ１０２）。なお、ここでの追加回路接続情報２１は、例えばアンド回路やオア回路等の論理回路やフリップフロップ回路、メモリ回路等の半導体集積回路を構成するセルを接続するための情報として抽出するものとする。
【００２４】
さらに、先の回路接続情報１０と後の回路接続情報１３を比較し、先の半導体集積回路３０を設計変更して後の半導体集積回路４０を設計するにあたり先の半導体集積回路３０から不要となるセルの情報を不要回路接続情報２２として抽出する（ステップＳ１０３）。なお、ここでの不要回路接続情報２２は、例えばアンド回路やオア回路等の論理回路やフリップフロップ回路、メモリ回路等の半導体集積回路を構成するセルを接続するための情報として抽出するものとする。
【００２５】
なお、ここでは追加回路接続情報２１および不要回路接続情報２２の抽出を自動で行う場合について説明したが追加回路接続情報２１および不要回路接続情報２２の抽出は手動で行うようにしてもよい。
【００２６】
つぎに、先の回路接続情報１０によってセル配置の行われた先の半導体集積回路３０の空き領域にステップＳ１０１で抽出した追加回路接続情報２１から得られるセルを配置する（ステップＳ１０４）。これによって、後の半導体集積回路４０はセルのレイアウト設計を最初からする必要がなくなる。
【００２７】
つぎに、先の半導体集積回路３０の情報として先の回路配置配線情報１４を自動配置配線装置１に入力する（ステップＳ１０５）。先の回路配置配線情報１４によって、不要回路接続情報２２の抽出によって得られた不要となるセルの配置位置配線を行うことが可能となる。
【００２８】
このとき、ステップＳ１０２で抽出した不要回路接続情報２２から得られるセルの入力ピンは接地電位に固定し、セルの出力ピンは非接続（オープン）となるよう配線接続しておく（ステップＳ１０６）。これによって、ステップＳ１０３において抽出した、先の半導体集積回路３０では必要であったセルであって後の半導体集積回路４０では不要となるセルは後の半導体集積回路４０内のセルに対して何ら影響を及ぼさないこととなる。
【００２９】
つぎに、タイミング制約情報１１を自動配置配線装置１に入力し（ステップＳ１０７）、ステップＳ１０４で得られたセル配置後の半導体集積回路に対してタイミング制約情報１１に基づく動作タイミングの最適化を行う（ステップＳ１０８）。ここで、動作タイミングの最適化はセル駆動能力の変更やドライバセルの挿入によって行われる。
【００３０】
さらに、配線情報１２を自動配置配線装置１に入力し（ステップＳ１０９）、ステップＳ１０８で得られた動作タイミングの最適化された半導体集積回路のセルに対して配線情報１２に基づく配線を行う（ステップＳ１１０）。
【００３１】
このように実施の形態によれば、先の半導体集積回路３０の再設計を行う場合、先の半導体集積回路３０で用いた先の回路接続情報１０と後の半導体集積回路４０で用いる後の回路接続情報１３を比較して先の半導体集積回路３０に対して追加を必要とするセルを抽出し、この抽出したセルを先の半導体集積回路３０の空き領域に配置している。したがって、先の半導体集積回路３０の再設計をするにあたり、後の半導体集積回路４０の設計を最初のセル配置から行う必要がなくなり、半導体集積回路の設計時間を短縮することが可能となる。
【００３２】
【発明の効果】
以上説明したとおり、この発明によれば、先に設計の行われた半導体集積回路に対して追加を必要とするセルを後に設計を行う半導体集積回路から抽出して先に設計の行われた半導体集積回路の空き領域に配置するため、最初からセルの配置処理を行う必要がなくなり、半導体集積回路の設計時間を短縮することが可能になるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態にかかる半導体集積回路の自動配置配線方法の概念を説明するための図である。
【図２】この発明の実施の形態にかかる半導体集積回路の自動配置配線方法の手順を示すフローチャートである。
【符号の説明】
１ 自動配置配線装置、１０ 先の回路接続情報、１１ タイミング制約情報、１２ 配線情報、１３ 後の回路接続情報、１４ 先の回路配置配線情報、２１ 追加回路接続情報、２２ 不要回路接続情報、３０ 先の半導体集積回路、４０ 後の半導体集積回路。
【発明の属する技術分野】
この発明は半導体集積回路の再設計の際に設計時間の短縮を可能とする半導体集積回路の自動配置配線方法に関するものである。
【０００２】
【従来の技術】
近年、半導体製造工程における微細化技術の向上により、１チップに搭載できるセル数が増加する傾向にある。このため、半導体集積回路の論理が複雑化しセルの配置配線を短時間で行うことが困難となっている。また、製品サイクルの短期化に伴い、試作完了直後に再設計を行う場合がある。このような場合に、最初から再設計を行うと最初の設計期間と同じ設計期間を要することとなり、設計期間の短縮を図ることができないといった問題が生じる。
【０００３】
特許文献１に記載の半導体集積回路の再設計方法（論理合成方法）では、初期設計時に再設計用としてゲートレベルの記述で他の回路とは接続しない予備のセルを組み込み、レイアウト上無作為に配置している。そして、初期設計のＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ）記述と再設計のＨＤＬ記述を比較し、再設計時に変更のあったＨＤＬ記述部分と再設計時に変更のなかったＨＤＬ記述を分類している。さらに、再設計時に変更の必要なネットリスト、再設計時に変更が不必要なネットリスト、再設計時に必要とされる予備のセルを切り出して、これらを合成することによって所望の論理合成を行っている。このように、配線工程によるセルの合成のみで再設計を行っているため、初期設計時の拡散工程をそのまま再利用することを可能としている。
【０００４】
【特許文献１】
特開平１１−７４６４号公報（第３項）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の技術によれば初期設計時においても再設計用の予備のセルを配置させる必要がある。そして、予備のセルは初期設計時においてレイアウト上無作為に配置するため、実際に再設計時に必要とするセルよりも多くのセルを配置させておかなければならない。このため、半導体集積回路のチップ面積が増大するといった問題があった。さらに、初期設計時においてレイアウト上無作為に配置した予備のセルだけで再設計を確実に行えるという保証がされないといった問題があった。
【０００６】
この発明は上記に鑑みてなされたものであって、半導体集積回路のチップ面積を必要以上に増大させることなく、半導体集積回路の再設計時間の短縮を図ることができる半導体集積回路の自動配置配線方法を得ることを目的とする。
【０００７】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、本発明にかかる半導体集積回路の自動配置配線方法にあっては、先に設計の行われた半導体集積回路を設計変更して後に設計を行う半導体集積回路の自動配置配線方法において、前記先に設計の行われた半導体集積回路のセルの接続情報と前記後に設計を行う半導体集積回路のセルの接続情報とを比較して、設計変更するために前記先に設計の行われた半導体集積回路に対して追加を必要とする追加セルを抽出する抽出ステップと、前記追加セルを前記先に設計の行われた半導体集積回路を構成するセルの空き領域に配置して後に設計を行う半導体集積回路のセル配置とするセル配置ステップと、セル配置された前記後に設計を行う半導体集積回路の動作タイミングを最適化するタイミング最適化ステップと、動作タイミングの最適化された前記後に設計を行う半導体集積回路の配線処理を行う配線ステップと、を含むことを特徴とする。
【０００８】
この発明によれば、先に設計の行われた半導体集積回路の再設計を行う場合、先に設計の行われた半導体集積回路のセルの接続情報と後に設計を行う半導体集積回路のセルの接続情報を比較して、先に設計の行われた半導体集積回路に対して追加を必要とするセルを後に行う半導体集積回路から抽出して、先に設計の行われた半導体集積回路の空き領域に配置するため、最初からセルの配置処理を行う必要がなくなる。
【０００９】
【発明の実施の形態】
以下、本発明にかかる半導体集積回路の自動配置配線方法の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１０】
図１および図２に従ってこの発明の実施の形態について説明する。図１はこの発明の実施の形態にかかる半導体集積回路の自動配置配線方法の概念を説明するための図である。
【００１１】
本発明の実施の形態にかかる半導体集積回路の自動配置配線方法は、既に設計の完了した半導体集積回路の設計変更を行う際に使用する自動配置配線方法であり、ここでは既に設計の完了した半導体集積回路を先の半導体集積回路３０とよび、再設計を行う半導体集積回路を後の半導体集積回路４０とよぶことにする。
【００１２】
半導体集積回路の自動配置配線は、先の半導体集積回路３０内のセル同士の接続に対する情報である先の回路接続情報１０、後の半導体集積回路４０のセル同士の接続に対する情報である後の回路接続情報１３、後の半導体集積回路４０において追加されるセルと先の半導体集積回路３０のセルとを合わせた全体回路の動作タイミングの情報であるタイミング制約情報１１、後の半導体集積回路４０において追加されるセルと先の半導体集積回路３０のセルとを合わせた全体回路内のセルの配線に関する情報である配線情報１２、先の半導体集積回路３０の配置配線の情報である先の回路配置配線情報１４を自動配置配線装置１に入力することによって行われる。
【００１３】
また、自動配置配線装置１においては、先の回路接続情報１０と後の回路接続情報１３から追加回路接続情報２１や不要回路接続情報２２を抽出し、後の半導体集積回路４０のセルの配置やセルの配線を行っている。
【００１４】
先の回路接続情報１０は、先の半導体集積回路３０で用いた例えばアンド回路やオア回路等の論理回路やフリップフロップ回路、メモリ回路等の半導体集積回路を構成するセル同士を接続するための情報であり、先の半導体集積回路３０はこれらのセルを信号接続することによって所望の機能を果たしている。
【００１５】
後の回路接続情報１３は、後の半導体集積回路４０で用いる例えばアンド回路やオア回路等の論理回路やフリップフロップ回路、メモリ回路等の半導体集積回路を構成するセルを接続するための情報であり、先に行われた半導体集積回路３０の設計変更を行う時に用いられる。また、後の半導体集積回路４０はこれらのセルを信号接続することによって所望の機能を果たすこととなる。
【００１６】
タイミング制約情報１１は、後の半導体集積回路４０において追加されるセルと先の半導体集積回路３０のセルとを合わせた全体回路の動作タイミングに関する情報である。また、タイミング制約情報１１に基づいて全体回路が所定の動作タイミングを満たすか否かを判断し、全体回路が所定の動作タイミングを満たさない場合は後の半導体集積回路４０において追加されるセルまたは先の半導体集積回路３０のセルの駆動能力等を変更する。
【００１７】
配線情報１２は、後の半導体集積回路４０において追加されるセルと先の半導体集積回路３０のセルとを合わせた全体回路内のセル同士を接続するための配線に関する情報である。例えば３層のメタル配線からなる半導体集積回路の場合、配線情報１２は半導体集積回路内の全セルを配線するため１層目のメタル配線、２層目のメタル配線、３層目のメタル配線の情報を有している。
【００１８】
追加回路接続情報２１は、先の回路接続情報１０と後の回路接続情報１３を比較することによって得られる情報であり、先の半導体集積回路３０を設計変更して後の半導体集積回路４０を設計するにあたり先の半導体集積回路３０に対して追加を必要とするセル（回路）の情報である。
【００１９】
不要回路接続情報２２は、先の回路接続情報１０と後の回路接続情報１３を比較することによって得られる情報であり、先の半導体集積回路３０を設計変更して後の半導体集積回路４０を設計するにあたり先の半導体集積回路３０から不要となるセル（回路）の情報である。
【００２０】
先の回路配置配線情報１４は、先の半導体集積回路３０の配置配線に関する情報であり、不要回路接続情報２２として抽出されたセルの配置位置配線に用いられるものである。そして、先の回路配置配線情報１４は不要となるセルが他のセルに対して影響を及ぼすことがないよう不要となるセルの入力ピンを接地電位に固定し、不要となるセルの出力ピンを非接続となるよう配線接続するために用いられる。
【００２１】
つぎに、この発明の実施の形態にかかる半導体集積回路の自動配置配線方法の手順について説明する。図２はこの発明の実施の形態にかかる半導体集積回路の自動配置配線方法の手順を示すフローチャートである。
【００２２】
先の半導体集積回路３０を再設計するため、まず先の半導体集積回路３０の情報として先の回路接続情報１０を自動配置配線装置１に入力する（ステップＳ１００）。
【００２３】
つぎに、後の半導体集積回路４０の情報として後の回路接続情報１３を自動配置配線装置１に入力する（ステップＳ１０１）。そして、先の回路接続情報１０と後の回路接続情報１３を比較し、先の半導体集積回路３０を設計変更して後の半導体集積回路４０を設計するにあたり先の半導体集積回路３０に対して追加を必要とするセルの情報を追加回路接続情報２１として抽出する（ステップＳ１０２）。なお、ここでの追加回路接続情報２１は、例えばアンド回路やオア回路等の論理回路やフリップフロップ回路、メモリ回路等の半導体集積回路を構成するセルを接続するための情報として抽出するものとする。
【００２４】
さらに、先の回路接続情報１０と後の回路接続情報１３を比較し、先の半導体集積回路３０を設計変更して後の半導体集積回路４０を設計するにあたり先の半導体集積回路３０から不要となるセルの情報を不要回路接続情報２２として抽出する（ステップＳ１０３）。なお、ここでの不要回路接続情報２２は、例えばアンド回路やオア回路等の論理回路やフリップフロップ回路、メモリ回路等の半導体集積回路を構成するセルを接続するための情報として抽出するものとする。
【００２５】
なお、ここでは追加回路接続情報２１および不要回路接続情報２２の抽出を自動で行う場合について説明したが追加回路接続情報２１および不要回路接続情報２２の抽出は手動で行うようにしてもよい。
【００２６】
つぎに、先の回路接続情報１０によってセル配置の行われた先の半導体集積回路３０の空き領域にステップＳ１０１で抽出した追加回路接続情報２１から得られるセルを配置する（ステップＳ１０４）。これによって、後の半導体集積回路４０はセルのレイアウト設計を最初からする必要がなくなる。
【００２７】
つぎに、先の半導体集積回路３０の情報として先の回路配置配線情報１４を自動配置配線装置１に入力する（ステップＳ１０５）。先の回路配置配線情報１４によって、不要回路接続情報２２の抽出によって得られた不要となるセルの配置位置配線を行うことが可能となる。
【００２８】
このとき、ステップＳ１０２で抽出した不要回路接続情報２２から得られるセルの入力ピンは接地電位に固定し、セルの出力ピンは非接続（オープン）となるよう配線接続しておく（ステップＳ１０６）。これによって、ステップＳ１０３において抽出した、先の半導体集積回路３０では必要であったセルであって後の半導体集積回路４０では不要となるセルは後の半導体集積回路４０内のセルに対して何ら影響を及ぼさないこととなる。
【００２９】
つぎに、タイミング制約情報１１を自動配置配線装置１に入力し（ステップＳ１０７）、ステップＳ１０４で得られたセル配置後の半導体集積回路に対してタイミング制約情報１１に基づく動作タイミングの最適化を行う（ステップＳ１０８）。ここで、動作タイミングの最適化はセル駆動能力の変更やドライバセルの挿入によって行われる。
【００３０】
さらに、配線情報１２を自動配置配線装置１に入力し（ステップＳ１０９）、ステップＳ１０８で得られた動作タイミングの最適化された半導体集積回路のセルに対して配線情報１２に基づく配線を行う（ステップＳ１１０）。
【００３１】
このように実施の形態によれば、先の半導体集積回路３０の再設計を行う場合、先の半導体集積回路３０で用いた先の回路接続情報１０と後の半導体集積回路４０で用いる後の回路接続情報１３を比較して先の半導体集積回路３０に対して追加を必要とするセルを抽出し、この抽出したセルを先の半導体集積回路３０の空き領域に配置している。したがって、先の半導体集積回路３０の再設計をするにあたり、後の半導体集積回路４０の設計を最初のセル配置から行う必要がなくなり、半導体集積回路の設計時間を短縮することが可能となる。
【００３２】
【発明の効果】
以上説明したとおり、この発明によれば、先に設計の行われた半導体集積回路に対して追加を必要とするセルを後に設計を行う半導体集積回路から抽出して先に設計の行われた半導体集積回路の空き領域に配置するため、最初からセルの配置処理を行う必要がなくなり、半導体集積回路の設計時間を短縮することが可能になるという効果を奏する。
【図面の簡単な説明】
【図１】この発明の実施の形態にかかる半導体集積回路の自動配置配線方法の概念を説明するための図である。
【図２】この発明の実施の形態にかかる半導体集積回路の自動配置配線方法の手順を示すフローチャートである。
【符号の説明】
１ 自動配置配線装置、１０ 先の回路接続情報、１１ タイミング制約情報、１２ 配線情報、１３ 後の回路接続情報、１４ 先の回路配置配線情報、２１ 追加回路接続情報、２２ 不要回路接続情報、３０ 先の半導体集積回路、４０ 後の半導体集積回路。
Claims (3)
- 先に設計の行われた半導体集積回路を設計変更して後に設計を行う半導体集積回路の自動配置配線方法において、
前記先に設計の行われた半導体集積回路のセルの接続情報と前記後に設計を行う半導体集積回路のセルの接続情報とを比較して、設計変更するために前記先に設計の行われた半導体集積回路に対して追加を必要とする追加セルを抽出する抽出ステップと、
前記追加セルを前記先に設計の行われた半導体集積回路を構成するセルの空き領域に配置して後に設計を行う半導体集積回路のセル配置とするセル配置ステップと、
セル配置された前記後に設計を行う半導体集積回路の動作タイミングを最適化するタイミング最適化ステップと、
動作タイミングの最適化された前記後に設計を行う半導体集積回路の配線処理を行う配線ステップと、を含むことを特徴とする半導体集積回路の自動配置配線方法。 - 前記抽出ステップは、
前記先に設計の行われた半導体集積回路のセルの接続情報と前記後に設計を行う半導体集積回路のセルの接続情報とを比較して、後に設計を行うために前記先に設計の行われた半導体集積回路から不要となる不要セルを前記先に設計の行われた半導体集積回路を構成するセルからさらに抽出し、
前記配線ステップは、
前記不要セルの入力ピンを接地電位に接続し出力ピンを接続しないことを特徴とする請求項１に記載の半導体集積回路の自動配置配線方法。 - 前記タイミング最適化ステップは、
セルの変更または追加によって行われることを特徴とする請求項１または２に記載の半導体集積回路の自動配置配線方法。
Priority Applications (1)
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| JP2003195745A JP2005032956A (ja) | 2003-07-11 | 2003-07-11 | 半導体集積回路の自動配置配線方法 |
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| JP2005032956A true JP2005032956A (ja) | 2005-02-03 |
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| JP (1) | JP2005032956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9908347B2 (en) | 2010-07-16 | 2018-03-06 | Seiko Epson Corporation | Tape cartridge and tape printer |
-
2003
- 2003-07-11 JP JP2003195745A patent/JP2005032956A/ja active Pending
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