JP5797928B2 - 論理回路の設計方法及び論理設計プログラム - Google Patents
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Description
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
本発明の代表的な実施の形態に係る論理回路の設計方法は、コンピュータ装置(3)がハードウェア記述(1)とセルライブラリ(2)の部品とを用いた論理合成を行ってクロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路のネットリスト(31)を生成する方法である。この方法において、前記コンピュータ装置は、正論理入力端子(Dp)と正論理非反転出力端子(Qp)を有する第1順序回路(FF1,FF11)、及び正論理入力端子(Dp)と正論理反転出力端(Qp/)を有する第2順序回路(FF2,FF12)に加えて、負論理入力端子(Dn/)と負論理非反転出力端子(Qn/)を有する第3順序回路(FF3,FF13)、及び負論理入力端子(Dn/)と負論理反転出力端子(Dn)を有する第4順序回路(FF4,FF14)を用いて、前記直列パスにおける順序回路間のクリティカルパスのゲート段数を減らす最適化処理を行う。
項1の論理回路の設計方法において、前記コンピュータ装置は前記最適化処理において、第1順序回路の正論理入力端子に接続する組み合わせ回路の最終段に正論理への極性整合用のインバータを配置可能なとき、これに代えて、当該極性整合用のインバータを削除し且つ第1順序回路を第4順序回路とする(図10、図11)。
項1の論理回路の設計方法において、前記第2順序回路及び第4順序回路(図10のFF4_b)のゲート段数は第1順序回路(図10のFF1_b)及び第3順序回路のゲート段数よりも1段少ない。
項1の論理回路の設計方法において、前記コンピュータ装置は前記最適化処理において、第2順序回路の正論理入力端子に接続する組み合わせ回路の最終段に正論理への極性整合用のインバータを配置可能なとき、これに代えて、当該極性整合用のインバータを削除し且つ第2順序回路を第3順序回路とする(図20)。
項4の論理回路の設計方法において、前記第1順序回路及び第3順序回路(図20のFF13_b)のゲート段数は第2順序回路(図20のFF12_b)及び第4順序回路のゲート段数よりも1段少ない。
項1の論理回路の設計方法において、前記セルライブラリは前記第1順序回路、第2順序回路、第3順序回路及び第4順序回路を別々の部品として持つ。
〔7〕<正論理入力端子を有する順序回路と負論理入力端子を有する順序回路を併用>
本発明の別の実施の形態に係る論理設計プログラム(30)は、ハードウェア記述とセルライブラリの部品とを用いた論理合成を行ってクロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路のネットリストを生成するコンピュータ装置で実行可能なプログラムである。このプログラムは、前記コンピュータ装置に、正論理入力端子と正論理非反転出力端子を有する第1順序回路、及び正論理入力端子と正論理反転出力端子を有する第2順序回路に加えて、負論理入力端子と負論理非反転出力端子を有する第3順序回路、及び負論理入力端子と負論理反転出力端子を有する第4順序回路用いて、データパスにおける順序回路間のクリティカルパスのゲート段数を減らす最適化処理を実行させる。
項7の論理設計プログラムにおいて、前記最適化処理は、第1順序回路の正論理入力端子に接続する組み合わせ回路の最終段に正論理への極性整合用のインバータを配置可能なとき、これに代えて、当該極性整合用のインバータを削除し且つ第1順序回路を第4順序回路とする処理を含む。
項8の論理設計プログラムにおいて、前記第2順序回路及び第4順序回路のゲート段数は第1順序回路及び第3順序回路のゲート段数よりも1段少ない。
項7の論理設計プログラムにおいて、前記最適化処理は、第2順序回路の正論理入力端子に接続する組み合わせ回路の最終段に正論理への極性整合用のインバータを配置可能なとき、これに代えて、当該極性整合用のインバータを削除し且つ第2順序回路を第3順序回路とする処理を含む。
項10の論理設計プログラムにおいて、前記第1順序回路及び第3順序回路のゲート段数は第2順序回路及び第4順序回路のゲート段数よりも1段少ない。
項7の論理設計プログラムにおいて、前記最適化処理は、前記第1順序回路、第2順序回路、第3順序回路及び第4順序回路をそれぞれ別々の部品としてセルライブラリから読み込んで利用する。
本発明の更に別の実施の形態に係る半導体集積回路(40)は、クロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路を備えてデータ処理を行なうものである。この半導体集積回路は、前記論理回路の直列パスに、正論理入力端子と正論理非反転出力端子を有する第1順序回路、及び正論理入力端子と正論理反転出力端子を有する第2順序回路に加えて、負論理入力端子と負論理非反転出力端子を有する第3順序回路、及び負論理入力端子と負論理反転出力端子を有する第4順序回路を有する。
項13の半導体集積回路において、前記直列パスは、負論理組み合わせ回路の出力を前記第3順序回路の負論理入力端子に受ける信号経路を含む。
項13の半導体集積回路において、前記直列パスは、負論理組み合わせ回路の出力を前記第4順序回路の負論理入力端子に受ける信号経路を含む。
項13の半導体集積回路において、前記直列パスは、正論理組み合わせ回路の出力を前記第3順序回路の負論理入力端子に受ける信号経路を含む。
項13の半導体集積回路において、前記直列パスは、正論理組み合わせ回路の出力を前記第4順序回路の負論理入力端子に受ける信号経路を含む。
実施の形態について更に詳述する。
本実施の形態に係る論理回路の設計方法は、論理合成プログラムを実行するEWS(Engineering Workstation)などのコンピュータ装置がハードウェア記述とセルライブラリの部品とを用いた論理合成を行ってクロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路のネットリストを生成する方法である。この方法では、順序回路と組み合わせ回路の直列パスを、代表的に示された図1の直列パスDPS2のように、正論理入力端子と正論理非反転出力端子を有する第1順序回路FF1、正論理入力端子と正論理反転出力端子を有する第2順序回路FF2に加えて、負論理入力端子と負論理非反転出力端子を有する第3順序回路FF3、及び負論理入力端子と負論理反転出力端子を有する第4順序回路FF4用いて構成可能にするものであり、直列パスにどの順序回路を用いるかについては、最適化処理によって前記直列パスにおける順序回路間のクリティカルパスのゲート段数減らすようにするものである。例えば、図1に代表的に示された直列パスDPS1において組み合わせ回路CMBLが負論回路であるとき、その負論理出力を受ける順序回路に第1順序回路FF1又は第2順序回路FF2を用いる場合には、それら順序回路の入出力端子は正論理入力端子であることから、当該順序回路の前段には論理整合用のインバータINVを配置することが必要になる。このようなとき、図1の直列パスに例示されるように、負論理組み合わせ回路の負論理出力を受ける順序回路に、第3順序回路FF3又は第4順序回路FF4を用いれば、それら順序回路の入出力端子は負論理端子であることが定義されているので、上記論理整合用にインバータNVを不用にすることができる。
実施の形態1で説明した順序回路FF1、FF2,FF3,FF4では出力用のインバータINV6とは別に波形整形用のインバータINV4を1段必要とする場合を一例としたが、実施の形態2では、出力用のインバータINV6によってスレーブラッチSLTCHの出力に対する波形整形機能も達成できるものとし、それに伴って、図2乃至図6のインバータINV4、INV5を省略した順序回路FF11、FF12,FF13,FF14を用いる場合について説明する。
図21には上記論理合成ツール30をコンピュータ装置3で実行することにとって得られたネットリスト31などを用いて製造された半導体集積回路のブロック構成が例示される。同図に示される半導体集積回路40は、特に制限されないが、単結晶シリコンのような1個の半導体基板にCMOS集積回路製造技術に形成される。
FF1、FF11 第1順序回路
FF2、FF12 第2順序回路
FF3、FF13 第3順序回路
FF4、FF14 第4順序回路
CMBL 組み合わせ回路
CMBLp 正論理組み合わせ回路
CMBLn 負論理組み合わせ回路
Dp 正論理の入力端子
Qp 非反転出力端子
TM CMOSトランスファゲート
MST マスタ段
SLV スレーブ段
Qp/ 正論理の反転出力端子
Dn/ 負論理の入力端子
Qn/ 負論理の非反転出力端子
Qn 負論理の反転出力端子
FF1・2 第1順序回路及び第2順序回路の集約型順序回路
FF3・4 第3順序回路及び第4順序回路の集約型順序回路
1 ハードウェア記述
2 セルライブラリ
3 コンピュータ装置
30 論理合成ツール
31 ネットリスト
40 半導体集積回路(LSI)
50 プロセッサコア(PRCSCOR)
51 2次元グラフィック処理モジュール(2DMDL)
52 3次元グラフィック処理モジュール(3DMDL)
53 画像圧縮伸張モジュール(MPGMDL)
54 オーディー処理モジュール(AUDMDL)
55 RAM
56 内部バス
Claims (12)
- コンピュータ装置がハードウェア記述とセルライブラリの部品とを用いた論理合成を行ってクロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路のネットリストを生成する論理回路の設計方法であって、
前記コンピュータ装置は、正論理入力端子と正論理非反転出力端子を有する第1順序回路、及び正論理入力端子と正論理反転出力端子を有する第2順序回路に加えて、前記第1順序回路と当該入力端子及び出力端子の論理以外が同一の論理で負論理入力端子と負論理非反転出力端子を有する第3順序回路、及び前記第2順序回路と当該入力端子及び出力端子の論理以外が同一の論理で負論理入力端子と負論理反転出力端子を有する第4順序回路を用いて、前記直列パスにおけるクリティカルパスのゲート段数を減らす最適化処理を行い、
前記第1順序回路は、インバータが直列に接続された第1インバータ列を含み、
前記第2順序回路は、前記第1インバータ列とは異なる段数のインバータが直列に接続された第2インバータ列を含む、論理回路の設計方法。 - 前記コンピュータ装置は前記最適化処理において、第1順序回路の正論理入力端子に接続する組み合わせ回路の最終段に正論理への極性整合用のインバータを配置可能なとき、これに代えて、当該極性整合用のインバータを削除し且つ第1順序回路を第4順序回路とする、請求項1記載の論理回路の設計方法。
- 前記第2順序回路及び第4順序回路のゲート段数は第1順序回路及び第3順序回路のゲート段数よりも1段少ない、請求項2記載の論理回路の設計方法。
- 前記コンピュータ装置は前記最適化処理において、第2順序回路の正論理入力端子に接続する組み合わせ回路の最終段に正論理への極性整合用のインバータを配置可能なとき、これに代えて、当該極性整合用のインバータを削除し且つ第2順序回路を第3順序回路とする、請求項1記載の論理回路の設計方法。
- 前記第1順序回路及び第3順序回路のゲート段数は第2順序回路及び第4順序回路のゲート段数よりも1段少ない、請求項4記載の論理回路の設計方法。
- 前記セルライブラリは前記第1順序回路、第2順序回路、第3順序回路及び第4順序回路を別々の部品として持つ、請求項1記載の論理回路の設計方法。
- ハードウェア記述とセルライブラリの部品とを用いた論理合成を行ってクロック同期型の順序回路と組み合わせ回路との直列パスを含む論理回路のネットリストを生成するコンピュータ装置で実行可能な論理設計プログラムであって、
前記コンピュータ装置に、正論理入力端子と正論理非反転出力端子を有する第1順序回路、及び正論理入力端子と正論理反転出力端子を有する第2順序回路に加えて、前記第1順序回路と当該入力端子及び出力端子の論理以外が同一の論理で負論理入力端子と負論理非反転出力端子を有する第3順序回路、及び前記第2順序回路と当該入力端子及び出力端子の論理以外が同一の論理で負論理入力端子と負論理反転出力端子を有する第4順序回路を用いて、前記直列パスにおけるクリティカルパスのゲート段数減らす最適化処理を実行させ、
前記第1順序回路は、インバータが直列に接続された第1インバータ列を含み、
前記第2順序回路は、前記第1インバータ列とは異なる段数のインバータが直列に接続された第2インバータ列を含む、論理設計プログラム。 - 前記最適化処理は、第1順序回路の正論理入力端子に接続する組み合わせ回路の最終段に正論理への極性整合用のインバータを配置可能なとき、これに代えて、当該極性整合用のインバータを削除し且つ第1順序回路を第4順序回路とする処理を含む、請求項7記載の論理設計プログラム。
- 前記第2順序回路及び第4順序回路のゲート段数は第1順序回路及び第3順序回路のゲート段数よりも1段少ない、請求項8記載の論理設計プログラム。
- 前記最適化処理は、第2順序回路の正論理入力端子に接続する組み合わせ回路の最終段に正論理への極性整合用のインバータを配置可能なとき、これに代えて、当該極性整合用のインバータを削除し且つ第2順序回路を第3順序回路とする処理を含む、請求項7記載の論理設計プログラム。
- 前記第1順序回路及び第3順序回路のゲート段数は第2順序回路及び第4順序回路のゲート段数よりも1段少ない、請求項10記載の論理設計プログラム。
- 前記最適化処理は、前記第1順序回路、第2順序回路、第3順序回路及び第4順序回路をそれぞれ別々の部品としてセルライブラリから読み込んで利用する、請求項7記載の論理設計プログラム。
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