JPH1174460A - デバイス製造方法 - Google Patents
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- JPH1174460A JPH1174460A JP10127113A JP12711398A JPH1174460A JP H1174460 A JPH1174460 A JP H1174460A JP 10127113 A JP10127113 A JP 10127113A JP 12711398 A JP12711398 A JP 12711398A JP H1174460 A JPH1174460 A JP H1174460A
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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Abstract
(57)【要約】
【課題】 １つのＩＣにおいてディジタル素子をアナロ
グ素子から隔離する方法を提供する。 【解決手段】 少なくとの１つのノイズ感受性素子およ
び少なくとも１つのノイズ生成素子を有する集積回路を
製造するプロセスに関する。ノイズ感受性素子とノイズ
生成素子の両方が同じデバイスの軸であるので、これら
素子は、同じ単結晶シリコン基板上に形成される。本発
明の記載において、「ノイズ」は、離散的デバイスまた
は回路素子の動作に悪影響を与える望ましくない信号で
ある。
グ素子から隔離する方法を提供する。 【解決手段】 少なくとの１つのノイズ感受性素子およ
び少なくとも１つのノイズ生成素子を有する集積回路を
製造するプロセスに関する。ノイズ感受性素子とノイズ
生成素子の両方が同じデバイスの軸であるので、これら
素子は、同じ単結晶シリコン基板上に形成される。本発
明の記載において、「ノイズ」は、離散的デバイスまた
は回路素子の動作に悪影響を与える望ましくない信号で
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルおよび
アナログ素子の両方が上に存在する集積回路デバイス、
およびこのようなデバイスを製造する方法に関する。
アナログ素子の両方が上に存在する集積回路デバイス、
およびこのようなデバイスを製造する方法に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）において集積レベルが
増加すると、異なる離散的デバイスをＩＣへと取り入れ
ることがますます多くなっている。ある場合には、ある
種のデバイス（ノイズ生成デバイスと呼ばれる）は、同
じＩＣにおけるほかのタイプのデバイス（ノイズ感受性
デバイスと呼ばれる）の動作に悪影響を及ぼしてしま
う。上にノイズ生成素子ノイズ感受性素子を有するＩＣ
の例として、混合信号ＩＣ（Mixed Signal IC）があ
り、これは同じ基板上にアナログおよびディジタル機能
が組合わさっている。
増加すると、異なる離散的デバイスをＩＣへと取り入れ
ることがますます多くなっている。ある場合には、ある
種のデバイス（ノイズ生成デバイスと呼ばれる）は、同
じＩＣにおけるほかのタイプのデバイス（ノイズ感受性
デバイスと呼ばれる）の動作に悪影響を及ぼしてしま
う。上にノイズ生成素子ノイズ感受性素子を有するＩＣ
の例として、混合信号ＩＣ（Mixed Signal IC）があ
り、これは同じ基板上にアナログおよびディジタル機能
が組合わさっている。
【０００３】文献、Merrill,R,B,et al,“Effect of Su
bstrate Material on Crosstalk inMixed Analog/Digit
al Integrated Circuits,"IEDM94,pp.433-435(1994)に
記載されているように、ディジタルおよびアナログ機能
の間のクロストークは好ましくない。文献、Basedau,P,
et al,“A Post Processing Method for Reducing Subs
trate Coupling in Mixed-Signal Integrated Circuit
s,"1995 Symposium onVLSI Circuits Digest of Techni
cal Papers pp.41-42(1995)は、薄いp-epi（epiは、エ
ピタキシャルの略）上にデバイスが形成され、次に、重
ドープp+基板上に形成される混合信号デバイスでは、デ
ィジタルスイッチングノイズをアナログ回路の感受性ノ
ート上につなぐことは特に解決するのが難しい。
bstrate Material on Crosstalk inMixed Analog/Digit
al Integrated Circuits,"IEDM94,pp.433-435(1994)に
記載されているように、ディジタルおよびアナログ機能
の間のクロストークは好ましくない。文献、Basedau,P,
et al,“A Post Processing Method for Reducing Subs
trate Coupling in Mixed-Signal Integrated Circuit
s,"1995 Symposium onVLSI Circuits Digest of Techni
cal Papers pp.41-42(1995)は、薄いp-epi（epiは、エ
ピタキシャルの略）上にデバイスが形成され、次に、重
ドープp+基板上に形成される混合信号デバイスでは、デ
ィジタルスイッチングノイズをアナログ回路の感受性ノ
ート上につなぐことは特に解決するのが難しい。
【０００４】感受性素子（例えば、アナログ素子）を同
じ基板上に形成されたノイズを生成する回路（例えば、
ディジタル素子）から隔離する多くの方法が提案されて
きた。これらの混合信号素子は通常、ＣＭＯＳ（相補的
金属酸化物半導体）デバイスを含み、これら方法は、従
来のＣＭＯＳ処理技術と互換性があることを必要とされ
た。Merrill et al.は、シリコンウェーハ状にＳiＯ2の
絶縁層を形成し、絶縁層上にｐ型シリコン層を形成する
ことにより（シリコンオン絶縁体と呼ばれる技術、ＳＯ
Ｉ）、あるいは隔離された接合を形成することによりア
ナログ素子をディジタル素子から隔離することを提案し
た。Merrill et al.は、このような隔離技術が十分に許
容できる低いクロストークで適切なラッチアップイミュ
ニティー（latch up immunity）を有するＩＣを提供す
ることを報告した。
じ基板上に形成されたノイズを生成する回路（例えば、
ディジタル素子）から隔離する多くの方法が提案されて
きた。これらの混合信号素子は通常、ＣＭＯＳ（相補的
金属酸化物半導体）デバイスを含み、これら方法は、従
来のＣＭＯＳ処理技術と互換性があることを必要とされ
た。Merrill et al.は、シリコンウェーハ状にＳiＯ2の
絶縁層を形成し、絶縁層上にｐ型シリコン層を形成する
ことにより（シリコンオン絶縁体と呼ばれる技術、ＳＯ
Ｉ）、あるいは隔離された接合を形成することによりア
ナログ素子をディジタル素子から隔離することを提案し
た。Merrill et al.は、このような隔離技術が十分に許
容できる低いクロストークで適切なラッチアップイミュ
ニティー（latch up immunity）を有するＩＣを提供す
ることを報告した。
【０００５】
【発明が解決しようとする課題】Basedau et al.は、特
定のアナログ素子は、ウェーハの後ろ側からフィールド
酸化物の下面にエッチングされた溝（トレンチ）により
ディジタル素子から隔離することを提案した。所望の隔
離がこのようなトレンチから得られるが、ウェーハの構
造的な統合性は、この解決法により悪影響を受けてしま
う。１つのＩＣにおいてディジタル素子をアナログ素子
から隔離する現在の方法が製造技術の観点から好ましく
ないので、デバイスを隔離するほかの方法が望まれる。
本発明は、このような集積回路デバイスおよびその製造
方法を提供することを目的とする。
定のアナログ素子は、ウェーハの後ろ側からフィールド
酸化物の下面にエッチングされた溝（トレンチ）により
ディジタル素子から隔離することを提案した。所望の隔
離がこのようなトレンチから得られるが、ウェーハの構
造的な統合性は、この解決法により悪影響を受けてしま
う。１つのＩＣにおいてディジタル素子をアナログ素子
から隔離する現在の方法が製造技術の観点から好ましく
ないので、デバイスを隔離するほかの方法が望まれる。
本発明は、このような集積回路デバイスおよびその製造
方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明は、少なくとの１
つのノイズ感受性素子および少なくとも１つのノイズ生
成素子を有する集積回路を製造するプロセスに関する。
ノイズ感受性素子とノイズ生成素子の両方が同じデバイ
スの軸であるので、これら素子は、同じ単結晶シリコン
基板上に形成される。本発明の記載において、「ノイ
ズ」は、離散的デバイスまたは回路素子の動作に悪影響
を与える望ましくない信号である。
つのノイズ感受性素子および少なくとも１つのノイズ生
成素子を有する集積回路を製造するプロセスに関する。
ノイズ感受性素子とノイズ生成素子の両方が同じデバイ
スの軸であるので、これら素子は、同じ単結晶シリコン
基板上に形成される。本発明の記載において、「ノイ
ズ」は、離散的デバイスまたは回路素子の動作に悪影響
を与える望ましくない信号である。
【０００７】
【発明の実施の形態】本発明のプロセスにおいて、ノイ
ズ感受性素子は、基板に形成された多孔質シリコンの領
域によりノイズ生成素子から隔離される。基板に形成さ
れた多孔質シリコン領域の量は、必要な隔離の度合いに
依存する。ノイズ生成素子からノイズ感受性素子への基
板の残りの単結晶部分（すなわち、非多孔質部分）にお
けるパス路がないようであれば好ましい。しかし、実施
例によっては、単結晶パス路は多孔質シリコン領域が形
成された後に２つの素子の間にとどまる。ここで、この
パスの断面積が小さくなるとノイズ生成素子からノイズ
感受性素子へ移動する信号の量は小さくなる。
ズ感受性素子は、基板に形成された多孔質シリコンの領
域によりノイズ生成素子から隔離される。基板に形成さ
れた多孔質シリコン領域の量は、必要な隔離の度合いに
依存する。ノイズ生成素子からノイズ感受性素子への基
板の残りの単結晶部分（すなわち、非多孔質部分）にお
けるパス路がないようであれば好ましい。しかし、実施
例によっては、単結晶パス路は多孔質シリコン領域が形
成された後に２つの素子の間にとどまる。ここで、この
パスの断面積が小さくなるとノイズ生成素子からノイズ
感受性素子へ移動する信号の量は小さくなる。
【０００８】本発明の一例において、ノイズ感受性素子
はアナログであり、ノイズ生成素子はディジタル素子で
ある。基板は通常、シリコン基板である。本発明のプロ
セスにおいて、軽ドープ層がより重くドープされた基板
上に最初に形成される。ドーパントの量、ドーパントの
種類および基板がドープされるプロセスは、すべて従来
技術である。本発明の一実施例において、軽ドープ層は
重ドープシリコン基板上に形成されたp-dopantにより軽
くドープされたエピタキシャルシリコンの層である。
「軽くドープ（ライトドープ）」および「重くドープ
（ヘビードープ）」の用語は関連分野の周知の用語であ
る。「軽くドープ」とは、１０17cm-3を越えないような
ドーパント濃度を意味する。「重くドープ」とは、少な
くとも約１０ 18cm-3のドーパント濃度を意味する。
はアナログであり、ノイズ生成素子はディジタル素子で
ある。基板は通常、シリコン基板である。本発明のプロ
セスにおいて、軽ドープ層がより重くドープされた基板
上に最初に形成される。ドーパントの量、ドーパントの
種類および基板がドープされるプロセスは、すべて従来
技術である。本発明の一実施例において、軽ドープ層は
重ドープシリコン基板上に形成されたp-dopantにより軽
くドープされたエピタキシャルシリコンの層である。
「軽くドープ（ライトドープ）」および「重くドープ
（ヘビードープ）」の用語は関連分野の周知の用語であ
る。「軽くドープ」とは、１０17cm-3を越えないような
ドーパント濃度を意味する。「重くドープ」とは、少な
くとも約１０ 18cm-3のドーパント濃度を意味する。
【０００９】次に、パターン化したマスクをウェーハ状
に形成して、多孔質シリコンが形成される基板の領域を
描く。「隔離領域」としてターゲットとされたウェーハ
領域のみがマスクを通って露出される。図１には、回路
ブロック１４の隔離を行うために絶縁領域１２を内部に
有する基板１０の上視図を示してある。マスクを形成す
ると、基板１０は、露出したシリコンを多孔質シリコン
に変換することにより隔離領域を形成する状態にされ
る。多孔質シリコンを形成する従来の条件が適切である
と考えられる。多孔質シリコンは通常、濃フッ化水素酸
溶液において陽極エッチングすることにより形成する。
に形成して、多孔質シリコンが形成される基板の領域を
描く。「隔離領域」としてターゲットとされたウェーハ
領域のみがマスクを通って露出される。図１には、回路
ブロック１４の隔離を行うために絶縁領域１２を内部に
有する基板１０の上視図を示してある。マスクを形成す
ると、基板１０は、露出したシリコンを多孔質シリコン
に変換することにより隔離領域を形成する状態にされ
る。多孔質シリコンを形成する従来の条件が適切である
と考えられる。多孔質シリコンは通常、濃フッ化水素酸
溶液において陽極エッチングすることにより形成する。
【００１０】図２に示すように、絶縁領域１２は、基板
２０の厚さ全体を通り抜けるように形成し、（すなわ
ち、ｐ-エピタキシャル層２２およびヘビードープのｐ+
層２４の両方）、これによりアナログデバイス１６をデ
ィジタルデバイス１８から隔離する。しかし上述のよう
に、多孔質シリコン領域は基板の厚さ全体を通り抜ける
ように形成しなくてもよい。基板に形成される多孔質シ
リコン領域の度合いは、必要とされる隔離の度合いに従
う。例として混合信号デバイスに関しては、アナログデ
バイスにより受信されるディジタルデバイスからのノイ
ズの量は、基板における多孔質シリコン領域の度合いに
より決められる。基板のアナログ領域および基板のディ
ジタル領域は、多孔質シリコン領域によりお互い完全に
隔離され、そしてディジタル素子からアナログ素子によ
り受信されるノイズの量は、単結晶基板におけるディジ
タル領域からアナログ領域への非多孔質シリコンパスが
存在する場合よりも小さくすむ。基板における非多孔質
シリコンパス路の断面積が大きければ大きいほど、ディ
ジタルデバイスからアナログデバイスにより受信される
ノイズの量は大きくなってしまう。
２０の厚さ全体を通り抜けるように形成し、（すなわ
ち、ｐ-エピタキシャル層２２およびヘビードープのｐ+
層２４の両方）、これによりアナログデバイス１６をデ
ィジタルデバイス１８から隔離する。しかし上述のよう
に、多孔質シリコン領域は基板の厚さ全体を通り抜ける
ように形成しなくてもよい。基板に形成される多孔質シ
リコン領域の度合いは、必要とされる隔離の度合いに従
う。例として混合信号デバイスに関しては、アナログデ
バイスにより受信されるディジタルデバイスからのノイ
ズの量は、基板における多孔質シリコン領域の度合いに
より決められる。基板のアナログ領域および基板のディ
ジタル領域は、多孔質シリコン領域によりお互い完全に
隔離され、そしてディジタル素子からアナログ素子によ
り受信されるノイズの量は、単結晶基板におけるディジ
タル領域からアナログ領域への非多孔質シリコンパスが
存在する場合よりも小さくすむ。基板における非多孔質
シリコンパス路の断面積が大きければ大きいほど、ディ
ジタルデバイスからアナログデバイスにより受信される
ノイズの量は大きくなってしまう。
【００１１】
【発明の実施の形態】多孔質シリコン領域を形成した
後、二酸化ケイ素（ＳiＯ2）や窒化ケイ素（Ｓi3Ｎ4）
のような絶縁材料の層を多孔質シリコン領域の上に随意
に形成することができる。ＰＣＶＤ（プラズマ拡張化学
気相蒸着）方法のような従来技術を用いて絶縁層を形成
する。絶縁層の厚さが少なくとも約１００Åであれば有
利である。絶縁層の目的が多孔質シリコンを酸化物に変
えてしまう状態に多孔質シリコンを暴露しないようにす
ることであるので、絶縁材料層は、もし次の処理におい
て酸素の存在下で上昇した高温に多孔質シリコンがさら
されなければ必要ではない。
後、二酸化ケイ素（ＳiＯ2）や窒化ケイ素（Ｓi3Ｎ4）
のような絶縁材料の層を多孔質シリコン領域の上に随意
に形成することができる。ＰＣＶＤ（プラズマ拡張化学
気相蒸着）方法のような従来技術を用いて絶縁層を形成
する。絶縁層の厚さが少なくとも約１００Åであれば有
利である。絶縁層の目的が多孔質シリコンを酸化物に変
えてしまう状態に多孔質シリコンを暴露しないようにす
ることであるので、絶縁材料層は、もし次の処理におい
て酸素の存在下で上昇した高温に多孔質シリコンがさら
されなければ必要ではない。
【００１２】多孔質シリコンを基板に形成した後、パタ
ーン化マスクは多孔質シリコン領域を確定するためにも
はや必要ではない。パターン化マスクは通常、エネルギ
ー感受性レジスト材料によって形成され、この材料は、
パターン化マスクがその目的を達成した後には基板から
剥がされる。しかし、実施例によっては、窒化ケイ素の
ような物質によりマスクを形成して、製造されるデバイ
スにおける絶縁層として用いることができる。これらの
実施例において、多孔質シリコン領域の形成の後にパタ
ーン化マスクを除去することは必要ではない。
ーン化マスクは多孔質シリコン領域を確定するためにも
はや必要ではない。パターン化マスクは通常、エネルギ
ー感受性レジスト材料によって形成され、この材料は、
パターン化マスクがその目的を達成した後には基板から
剥がされる。しかし、実施例によっては、窒化ケイ素の
ような物質によりマスクを形成して、製造されるデバイ
スにおける絶縁層として用いることができる。これらの
実施例において、多孔質シリコン領域の形成の後にパタ
ーン化マスクを除去することは必要ではない。
【００１３】本発明のプロセスにおいて、基板の残りの
部分にデバイスを中の多孔質シリコン領域の形成の前あ
るいは後のいずれにおいて形成する。デバイスが混合信
号デバイスである実施例においては、アナログデバイス
が前に形成した多孔質シリコン領域によりディジタルデ
バイスから隔離されるように各デバイスは配置される。
ノイズ感受性素子がキャパシタのような自動部品である
ようなデバイスの実施例においては、この自動部品は多
孔質シリコン領域上に直接形成される。この実施例にお
いて、多孔質シリコン領域の表面積は、その部品の表面
積よりも少なくとも大きい。また、混合信号デバイスの
場合と同様に、得られる隔離の度合いは、基板における
多孔質シリコン領域の深さに関係する（多孔質シリコン
の与えられた面積に対して）。隔離の度合いは、基板に
おける多孔質シリコン領域の深さに従って増進する。ま
た、キャパシタが多孔質シリコン領域上に形成されるの
で、多孔質シリコンはキャパシタの形成よりも前に形成
される。
部分にデバイスを中の多孔質シリコン領域の形成の前あ
るいは後のいずれにおいて形成する。デバイスが混合信
号デバイスである実施例においては、アナログデバイス
が前に形成した多孔質シリコン領域によりディジタルデ
バイスから隔離されるように各デバイスは配置される。
ノイズ感受性素子がキャパシタのような自動部品である
ようなデバイスの実施例においては、この自動部品は多
孔質シリコン領域上に直接形成される。この実施例にお
いて、多孔質シリコン領域の表面積は、その部品の表面
積よりも少なくとも大きい。また、混合信号デバイスの
場合と同様に、得られる隔離の度合いは、基板における
多孔質シリコン領域の深さに関係する（多孔質シリコン
の与えられた面積に対して）。隔離の度合いは、基板に
おける多孔質シリコン領域の深さに従って増進する。ま
た、キャパシタが多孔質シリコン領域上に形成されるの
で、多孔質シリコンはキャパシタの形成よりも前に形成
される。
【００１４】本発明は、少なくとも１つのノイズ発生回
路素子（例えば、ディジタル回路素子）と少なくとも１
つのノイズ感受性回路素子（例えば、アナログ回路素
子、キャパシタ）を有するＩＣを製造するプロセスに関
する。説明上、アナログおよびディジタルの両方の回路
素子を有するＩＣを混合信号ＩＣと呼んでいる。本発明
のプロセスにおいて、多孔質シリコン領域がシリコン基
板上に形成される。多孔質シリコン領域は、ノイズ発生
回路素子からノイズ感受性素子を隔離する。多孔質シリ
コン領域は、周知の従来技術を用いて形成する。シリコ
ンを酸化物に陽極反応させる電気分解プロセスを用いて
多孔質シリコンを形成すると有利である。このような技
術は、文献、Unagami,T,et al,"An Isolation Techniqu
e Using Oxidized Porous Silicon," Semiconductor Te
chnologies,Vol.8,Chap.11,pp.139-154(OHMSHA and Nor
th-Holland Publishing Company 1983)に記載されてい
る。
路素子（例えば、ディジタル回路素子）と少なくとも１
つのノイズ感受性回路素子（例えば、アナログ回路素
子、キャパシタ）を有するＩＣを製造するプロセスに関
する。説明上、アナログおよびディジタルの両方の回路
素子を有するＩＣを混合信号ＩＣと呼んでいる。本発明
のプロセスにおいて、多孔質シリコン領域がシリコン基
板上に形成される。多孔質シリコン領域は、ノイズ発生
回路素子からノイズ感受性素子を隔離する。多孔質シリ
コン領域は、周知の従来技術を用いて形成する。シリコ
ンを酸化物に陽極反応させる電気分解プロセスを用いて
多孔質シリコンを形成すると有利である。このような技
術は、文献、Unagami,T,et al,"An Isolation Techniqu
e Using Oxidized Porous Silicon," Semiconductor Te
chnologies,Vol.8,Chap.11,pp.139-154(OHMSHA and Nor
th-Holland Publishing Company 1983)に記載されてい
る。
【００１５】本発明のプロセスにおいて、多孔質シリコ
ン領域が形成される基板は通常、軽くドープされた層が
よりヘビーにドープされた層の上になるようにされたシ
リコン基板である。一実施例において、エピタキシャル
シリコンの層がｐ+ドーパントによりヘビードープされ
たシリコン基板上に形成される。エピタキシャルシリコ
ンの層は、ｐ-ドーパントによりライトドープされる。
多孔質シリコン領域は、エピタキシャルシリコン層上に
マスク層を形成することにより基板上に形成され、多孔
質シリコンを形成すべき基板の領域がマスク層を通り抜
けた露出される。マスクは周知の標準的なリソグラフィ
ー技術を用いて形成する。一実施例において、厚さが約
２０００Å〜約２μｍであるソフトベーク型フォトレジ
スト（例えば、American Hoechst 1024、厚さ約５００
０Å）が、適切なマスク材料として考えることができ
る。別の実施例では、厚さが約４００Å〜約４０００Å
の窒化ケイ素（Ｓi3Ｎ4）のマスクが適したマスク材料
として考えることができる。
ン領域が形成される基板は通常、軽くドープされた層が
よりヘビーにドープされた層の上になるようにされたシ
リコン基板である。一実施例において、エピタキシャル
シリコンの層がｐ+ドーパントによりヘビードープされ
たシリコン基板上に形成される。エピタキシャルシリコ
ンの層は、ｐ-ドーパントによりライトドープされる。
多孔質シリコン領域は、エピタキシャルシリコン層上に
マスク層を形成することにより基板上に形成され、多孔
質シリコンを形成すべき基板の領域がマスク層を通り抜
けた露出される。マスクは周知の標準的なリソグラフィ
ー技術を用いて形成する。一実施例において、厚さが約
２０００Å〜約２μｍであるソフトベーク型フォトレジ
スト（例えば、American Hoechst 1024、厚さ約５００
０Å）が、適切なマスク材料として考えることができ
る。別の実施例では、厚さが約４００Å〜約４０００Å
の窒化ケイ素（Ｓi3Ｎ4）のマスクが適したマスク材料
として考えることができる。
【００１６】次に、マスクした基板は、マスクを通り抜
けて露出したウェーハ領域に多孔質シリコンを形成する
状態にされる。多孔質シリコンをアナログ回路素子から
ディジタル回路素子を確立するために用いるような本発
明の実施例において、ディジタル回路素子とアナログ回
路素子の間に配置された多孔質シリコン領域の厚さが少
なくとも約１００μｍあることが有利であり、ディジタ
ル回路素子が発生したノイズからアナログ素子を適切に
隔離することができる。
けて露出したウェーハ領域に多孔質シリコンを形成する
状態にされる。多孔質シリコンをアナログ回路素子から
ディジタル回路素子を確立するために用いるような本発
明の実施例において、ディジタル回路素子とアナログ回
路素子の間に配置された多孔質シリコン領域の厚さが少
なくとも約１００μｍあることが有利であり、ディジタ
ル回路素子が発生したノイズからアナログ素子を適切に
隔離することができる。
【００１７】ｐ-エピタキシャル層とｐ+基板の両方の厚
さを通り抜けるように多孔質シリコン領域を形成すると
有利である。多孔質シリコン領域が基板に入り込む深さ
は、シリコンを陽極反応状態にさらす時間の量を制御す
ることにより容易に制御することができる。多孔質シリ
コン領域をウェーハ状に形成した後、多孔質シリコンを
実質的に酸化してしまうような状態にはウェーハはさら
されない。従って、基板が酸化状態にさらされること
（すなわち、酸素含有環境において基板をより高温にさ
らすこと）を必要とするプロセスにおけるすべてのステ
ップは、多孔質シリコン領域の形成の前に行う。例え
ば、フィールド酸化物領域が基板に形成されるような範
囲内で、これらの領域は基板における多孔質シリコン領
域の形成の前に形成される。
さを通り抜けるように多孔質シリコン領域を形成すると
有利である。多孔質シリコン領域が基板に入り込む深さ
は、シリコンを陽極反応状態にさらす時間の量を制御す
ることにより容易に制御することができる。多孔質シリ
コン領域をウェーハ状に形成した後、多孔質シリコンを
実質的に酸化してしまうような状態にはウェーハはさら
されない。従って、基板が酸化状態にさらされること
（すなわち、酸素含有環境において基板をより高温にさ
らすこと）を必要とするプロセスにおけるすべてのステ
ップは、多孔質シリコン領域の形成の前に行う。例え
ば、フィールド酸化物領域が基板に形成されるような範
囲内で、これらの領域は基板における多孔質シリコン領
域の形成の前に形成される。
【００１８】多孔質シリコン領域の形成の後に多孔質シ
リコンを酸化してしまうような状態に基板がさらされる
ならば、ＳiＯ2やＳi3Ｎ4のような絶縁材料層が多孔質
シリコン領域上に形成されると有利である。絶縁層は多
孔質シリコンを酸化することを防ぐ。なぜなら、絶縁層
を通って酸素は多孔質シリコンまで到達しないからであ
る。酸素バリア（障壁）として他の非金属または非金属
含有物質も有用であると考えられる。金属および金属含
有層は、この目的のためには適していない。なぜなら、
シリコン基板または多孔質シリコン領域へと金属が拡散
してしまうことが望ましくないからである。多孔質シリ
コンが酸化されないので、酸化された多孔質シリコンの
熱膨張率とバルクシリコンの熱膨張率との差が原因で次
の処理の間に多孔質シリコンが酸化されていた場合に発
生してしまう高レベルの応力にデバイスがさらされな
い。このような高いレベルの応力は、シリコンウェーハ
状に形成されたデバイスに対して潜在的に損傷してしま
う。
リコンを酸化してしまうような状態に基板がさらされる
ならば、ＳiＯ2やＳi3Ｎ4のような絶縁材料層が多孔質
シリコン領域上に形成されると有利である。絶縁層は多
孔質シリコンを酸化することを防ぐ。なぜなら、絶縁層
を通って酸素は多孔質シリコンまで到達しないからであ
る。酸素バリア（障壁）として他の非金属または非金属
含有物質も有用であると考えられる。金属および金属含
有層は、この目的のためには適していない。なぜなら、
シリコン基板または多孔質シリコン領域へと金属が拡散
してしまうことが望ましくないからである。多孔質シリ
コンが酸化されないので、酸化された多孔質シリコンの
熱膨張率とバルクシリコンの熱膨張率との差が原因で次
の処理の間に多孔質シリコンが酸化されていた場合に発
生してしまう高レベルの応力にデバイスがさらされな
い。このような高いレベルの応力は、シリコンウェーハ
状に形成されたデバイスに対して潜在的に損傷してしま
う。
【００１９】別の実施例において、多孔質シリコン領域
状にノイズ感受性部品（例えば、キャパシタ）を形成す
る。適したキャパシタの例としては、シリコン基板には
それらの一部の構造が形成されないようなものであり、
金属−酸化物−金属（ＭＯＭ）キャパシタがある。この
ようなキャパシタやそれらの製造方法は、周知である。
従って、キャパシタおよびそれらの製造方法は、詳細に
は説明しない。
状にノイズ感受性部品（例えば、キャパシタ）を形成す
る。適したキャパシタの例としては、シリコン基板には
それらの一部の構造が形成されないようなものであり、
金属−酸化物−金属（ＭＯＭ）キャパシタがある。この
ようなキャパシタやそれらの製造方法は、周知である。
従って、キャパシタおよびそれらの製造方法は、詳細に
は説明しない。
【００２０】絶縁材料（例えば、ＳiＯ2、Ｓi3Ｎ4）の層
上にＭＯＭキャパシタを形成する。絶縁層の厚さは通
常、約１μｍである。このような厚さの絶縁層は、キャ
パシタとその下の基板の間に適切な直流隔離を与える。
しかし、このような厚さの絶縁層は、基板からキャパシ
タ部品へのノイズのカップリングを防ぐために必要な交
流隔離を与えはしない。
上にＭＯＭキャパシタを形成する。絶縁層の厚さは通
常、約１μｍである。このような厚さの絶縁層は、キャ
パシタとその下の基板の間に適切な直流隔離を与える。
しかし、このような厚さの絶縁層は、基板からキャパシ
タ部品へのノイズのカップリングを防ぐために必要な交
流隔離を与えはしない。
【００２１】キャパシタは通常アナログ回路の部品であ
る。アナログ回路のキャパシタ部品は通常大きな面積を
有する。キャパシタが基板に結合する度合いは、キャパ
シタの面積に直接比例し、キャパシタが大きくなるにつ
れて基板に結合する度合いが大きくなる。また、キャパ
シタが基板に結合する度合いが大きくなると、基板から
キャパシタが受けるノイズの量が大きくなってしまう。
キャパシタが受信するノイズがキャパシタが電気的に接
続されているアナログ回路に送られるので、これらのキ
ャパシタがつながったアナログ回路素子を隔離すること
に加えて、基板からのキャパシタの交流隔離を改善する
と望ましい。多孔質シリコン領域上にキャパシタを形成
することにより、基板からキャパシタにより受信された
ノイズを減少することができ、キャパシタにつながった
残りアナログの回路へのノイズの伝搬が少なくなる。こ
の図３には、このようなデバイスの断面図を示してお
り、ここで、多孔質シリコン領域１１２がシリコンウェ
ーハ１２０に形成される。キャパシタ１３０は多孔質シ
リコン領域１１２上に形成される。
る。アナログ回路のキャパシタ部品は通常大きな面積を
有する。キャパシタが基板に結合する度合いは、キャパ
シタの面積に直接比例し、キャパシタが大きくなるにつ
れて基板に結合する度合いが大きくなる。また、キャパ
シタが基板に結合する度合いが大きくなると、基板から
キャパシタが受けるノイズの量が大きくなってしまう。
キャパシタが受信するノイズがキャパシタが電気的に接
続されているアナログ回路に送られるので、これらのキ
ャパシタがつながったアナログ回路素子を隔離すること
に加えて、基板からのキャパシタの交流隔離を改善する
と望ましい。多孔質シリコン領域上にキャパシタを形成
することにより、基板からキャパシタにより受信された
ノイズを減少することができ、キャパシタにつながった
残りアナログの回路へのノイズの伝搬が少なくなる。こ
の図３には、このようなデバイスの断面図を示してお
り、ここで、多孔質シリコン領域１１２がシリコンウェ
ーハ１２０に形成される。キャパシタ１３０は多孔質シ
リコン領域１１２上に形成される。
【００２２】この実施例では、多孔質シリコン領域は、
基板を通り抜ける横方向ノイズの伝送に対するバリアを
形成しない。代わりに、多孔質シリコン領域はシリコン
基板を通り抜けて伝搬するノイズが基板から、そしてキ
ャパシタへと伝搬することを防ぐ。
基板を通り抜ける横方向ノイズの伝送に対するバリアを
形成しない。代わりに、多孔質シリコン領域はシリコン
基板を通り抜けて伝搬するノイズが基板から、そしてキ
ャパシタへと伝搬することを防ぐ。
【００２３】本発明の別の実施例では、アナログ回路が
受信する基板ノイズは、そのアナログ回路のＭＯＭキャ
パシタ部品のみを隔離することにより適切に減衰するこ
とができる。このような隔離は、このようなキャパシタ
それぞれを多孔質シリコン領域上に形成することにより
達成することができる。
受信する基板ノイズは、そのアナログ回路のＭＯＭキャ
パシタ部品のみを隔離することにより適切に減衰するこ
とができる。このような隔離は、このようなキャパシタ
それぞれを多孔質シリコン領域上に形成することにより
達成することができる。
【００２４】デバイス製造の従来のプロセスでは、シリ
コンウェーハ基板の背面は通常、ラッピング（lapping
）と呼ばれる技術を用いてプロセスのある時点にて薄
くされる。シリコンウェーハの背面が通常ラッピングさ
れるので、完全な隔離をするためにウェーハの厚さ全体
を通り抜けるように多孔質シリコン領域を形成すること
は必要ではない。完全な隔離を達成するため、ウェーハ
の背面がラッピングされた後に残るような基板における
深さまで形成するだけでよい。
コンウェーハ基板の背面は通常、ラッピング（lapping
）と呼ばれる技術を用いてプロセスのある時点にて薄
くされる。シリコンウェーハの背面が通常ラッピングさ
れるので、完全な隔離をするためにウェーハの厚さ全体
を通り抜けるように多孔質シリコン領域を形成すること
は必要ではない。完全な隔離を達成するため、ウェーハ
の背面がラッピングされた後に残るような基板における
深さまで形成するだけでよい。
【００２５】前述したように、実施例によってはある程
度の「クロストーク」（すなわち、ノイズ発生素子から
のノイズがノイズ感受性素子へと到達すること）は許容
される。これらの実施例において、ノイズ感受性素子か
らノイズ発生素子を完全に隔離することは、ウェーハの
背面がラッピングされた後であっても必要ではない。詳
細には、クロストークは基板の抵抗率に従って増加す
る。多孔質シリコンは単結晶シリコンと比べてかなり抵
抗率がある。結果として、ノイズ発生デバイスをノイズ
感受性デバイスにつなぐ単結晶基板の断面積が大きくな
るほど、それら２つのデバイスの間のクロストークの量
は大きくなってしまう。もし多孔質シリコン領域が基板
の圧さを通り抜けるように形成されなければ、抵抗率が
低い単結晶パスが残り、これはノイズを伝搬する。しか
し、そのパスを通って伝搬するノイズの量は多孔質シリ
コン領域が全くない場合よりも少ない。なぜなら多孔質
シリコン領域は基板全体の抵抗を増加させるからであ
る。ここで、多孔質シリコン領域の寸法を制御して特定
のアプリケーションに必要な隔離の度合いを得る方法は
公知である。
度の「クロストーク」（すなわち、ノイズ発生素子から
のノイズがノイズ感受性素子へと到達すること）は許容
される。これらの実施例において、ノイズ感受性素子か
らノイズ発生素子を完全に隔離することは、ウェーハの
背面がラッピングされた後であっても必要ではない。詳
細には、クロストークは基板の抵抗率に従って増加す
る。多孔質シリコンは単結晶シリコンと比べてかなり抵
抗率がある。結果として、ノイズ発生デバイスをノイズ
感受性デバイスにつなぐ単結晶基板の断面積が大きくな
るほど、それら２つのデバイスの間のクロストークの量
は大きくなってしまう。もし多孔質シリコン領域が基板
の圧さを通り抜けるように形成されなければ、抵抗率が
低い単結晶パスが残り、これはノイズを伝搬する。しか
し、そのパスを通って伝搬するノイズの量は多孔質シリ
コン領域が全くない場合よりも少ない。なぜなら多孔質
シリコン領域は基板全体の抵抗を増加させるからであ
る。ここで、多孔質シリコン領域の寸法を制御して特定
のアプリケーションに必要な隔離の度合いを得る方法は
公知である。
【００２６】多孔質シリコンの形成に適した条件は周知
であるが、以下はこのような適切な条件の例である。前
述したようにマスクが上に存在するシリコンウェーハを
電気化学的セルに配置する。金属プレートとTeflon（登
録商標）性包囲体（エンクロージャ）の間にウェーハを
固定する。このTeflon（登録商標）包囲体における孔に
よって、ウェーハの研磨された上面と電気化学的セルの
電解溶液の間に粒体が行き来できるようにし、粒体を内
側に含んでる。電解質は、フッ化水素酸とアルコールの
１：１（体積）溶液である。溶液には白金の陽極を配置
する。周囲光において、５０ｍＡ／ｃｍ2の電流密度を
セルに加える。この電流密度は約５μｍ／分のエッチン
グ速度を与え、露出したシリコンに対して約６０％の孔
の割合のポロシティー（porosity）を与える。これらの
条件にシリコンウェーハを十分な時間置き、所望の深さ
を有する多孔質シリコンの領域を形成することができ
た。
であるが、以下はこのような適切な条件の例である。前
述したようにマスクが上に存在するシリコンウェーハを
電気化学的セルに配置する。金属プレートとTeflon（登
録商標）性包囲体（エンクロージャ）の間にウェーハを
固定する。このTeflon（登録商標）包囲体における孔に
よって、ウェーハの研磨された上面と電気化学的セルの
電解溶液の間に粒体が行き来できるようにし、粒体を内
側に含んでる。電解質は、フッ化水素酸とアルコールの
１：１（体積）溶液である。溶液には白金の陽極を配置
する。周囲光において、５０ｍＡ／ｃｍ2の電流密度を
セルに加える。この電流密度は約５μｍ／分のエッチン
グ速度を与え、露出したシリコンに対して約６０％の孔
の割合のポロシティー（porosity）を与える。これらの
条件にシリコンウェーハを十分な時間置き、所望の深さ
を有する多孔質シリコンの領域を形成することができ
た。
【００２７】
【発明の効果】以上述べたように、本発明により、１つ
のＩＣにおいてディジタル素子をアナログ素子から隔離
する有効な方法を提供できた。
のＩＣにおいてディジタル素子をアナログ素子から隔離
する有効な方法を提供できた。
【図１】本発明のデバイスの概略上視図である。
【図２】本発明のデバイスの切欠側面図である。
【図３】キャパシタが上に形成された多孔質シリコン領
域の切欠側面図である。
域の切欠側面図である。
１０ 基板 １２ 絶縁領域 １４ 回路ブロック １６ アナログデバイス １８ ディジタルデバイス ２０ 基板 ２２ ｐ-エピタキシャル層 ２４ ｐ+層 １１２ 多孔質シリコン領域 １２０ シリコンウェーハ １３０ キャパシタ
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 クリフォード アラン キング アメリカ合衆国，10013 ニューヨーク, ニューヨーク，リード ストリート 99, アパートメント ７ダブリュー (72)発明者 ウォック ケー．ン アメリカ合衆国，07059 ニュージャージ ー，ウォーレン，ブラジーア ロード 25 (72)発明者 ハリー トーマス ウェストン アメリカ合衆国，07974 ニュージャージ ー，ニュー プロヴィデンス，プリンスト ン ドライブ ５ (72)発明者 ヤ−ホン クシイ アメリカ合衆国，08822 ニュージャージ ー，フレミントン，ユーイング ドライブ ５
Claims (16)
- 【請求項１】 （Ａ）シリコン基板の第１領域上に、キ
ャパシタおよびノイズ感受性回路素子からなる群から選
択されるノイズ感受性部を形成するステップと、 （Ｂ）シリコン基板の第２領域上にノイズ発生回路素子
を形成するステップと、 （Ｃ）シリコン基板において多孔質シリコン領域を形成
するステップとを有し、 前記ノイズ感受性部および前記ノイズ発生回路素子は、
多孔質シリコン領域が基板の第１領域を基板の第２領域
から隔離するようにシリコン基板上に配置され、これに
より、第１領域からシリコン基板を通って第２領域へと
伝送されるノイズが減衰されることを特徴とするデバイ
ス製造方法。 - 【請求項２】 前記ノイズ発生回路素子は、ディジタル
回路素子であり、前記ノイズ感受性部は、アナログ回路
素子であることを特徴とする請求項１記載の方法。 - 【請求項３】 前記ディジタル回路素子は、シリコン基
板の第１領域上に形成され、前記アナログ素子は、シリ
コン基板の第２領域上に形成され、前記多孔質シリコン
領域は、第１領域と第２領域の間のバリアとなることを
特徴とする請求項２記載の方法。 - 【請求項４】 多孔質シリコンの上に二酸化ケイ素の層
を蒸着するステップをさらに有することを特徴とする請
求項３記載の方法。 - 【請求項５】 前記二酸化ケイ素は、化学気相蒸着法に
より蒸着されることを特徴とする請求項４記載の方法。 - 【請求項６】 前記多孔質シリコン領域は、シリコン基
板の厚さを通り抜けるように形成されることを特徴とす
る請求項５記載の方法。 - 【請求項７】 前記アナログ回路素子およびディジタル
回路素子が形成される基板の表面とは反対側の基板の表
面上に多孔質シリコン領域をラッピングするステップを
さらに有することを特徴とする請求項５記載の方法。 - 【請求項８】 前記ノイズ感受性部は、キャパシタであ
り、前記ノイズ感受性部は、多孔質シリコン領域上に形
成されることを特徴とする請求項１記載の方法。 - 【請求項９】 前記多孔質シリコン領域は、実質的に酸
化されていないことを特徴とする請求項１記載の方法。 - 【請求項１０】 （Ａ）シリコン基板と、 （Ｂ）シリコン基板上に形成され、ノイズ感受性回路素
子およびキャパシタからなる群から選択される少なくと
も１つのノイズ感受性部と、 （Ｃ）シリコン基板上に形成された少なくとも１つのノ
イズ発生回路素子と、 （Ｄ）前記ノイズ発生回路素子と前記ノイズ感受性部の
間のシリコン基板における多孔質シリコンバリアと、を
有することを特徴とする集積回路デバイス。 - 【請求項１１】 前記ノイズ発生回路素子は、ディジタ
ル回路素子であり、前記ノイズ感受性部は、アナログ回
路素子であることを特徴とする請求項１０記載の集積回
路デバイス。 - 【請求項１２】 前記ノイズ発生回路素子は、シリコン
基板を通って伝搬する信号を発生し、前記多孔質シリコ
ンバリアは、前記ノイズ感受性部へ伝送される信号の伝
送の実質的にすべてを防ぐことを特徴とする請求項１０
記載の集積回路デバイス。 - 【請求項１３】 前記多孔質シリコンバリアは、シリコ
ン基板の厚さを通り抜けるように形成されることを特徴
とする請求項１２記載の集積回路デバイス。 - 【請求項１４】 多孔質シリコン上に形成される二酸化
ケイ素の層をさらに有することを特徴とする請求項１２
記載の集積回路デバイス。 - 【請求項１５】 前記ノイズ感受性部は、キャパシタで
あり、前記キャパシタは、基板に形成された多孔質シリ
コンバリア上に形成され、前記多孔質シリコン領域の表
面積は、キャパシタの表面積以上であることを特徴とす
る請求項１４記載の集積回路デバイス。 - 【請求項１６】 前記多孔質シリコン領域は、実質的に
酸化されていないことを特徴とする請求項１０記載の集
積回路デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/853582 | 1997-05-09 | ||
| US08/853,582 US5767561A (en) | 1997-05-09 | 1997-05-09 | Integrated circuit device with isolated circuit elements |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174460A true JPH1174460A (ja) | 1999-03-16 |
Family
ID=25316424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10127113A Pending JPH1174460A (ja) | 1997-05-09 | 1998-05-11 | デバイス製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5767561A (ja) |
| JP (1) | JPH1174460A (ja) |
| KR (1) | KR19980086870A (ja) |
Families Citing this family (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5880515A (en) | 1996-09-30 | 1999-03-09 | Lsi Logic Corporation | Circuit isolation utilizing MeV implantation |
| US6407441B1 (en) | 1997-12-29 | 2002-06-18 | Texas Instruments Incorporated | Integrated circuit and method of using porous silicon to achieve component isolation in radio frequency applications |
| SG74672A1 (en) * | 1997-12-29 | 2000-08-22 | Texas Instruments Inc | Integrated circuit and method of using porous silicon to achieve component isolation in radio frequency applications |
| US6376859B1 (en) * | 1998-07-29 | 2002-04-23 | Texas Instruments Incorporated | Variable porosity porous silicon isolation |
| US6963626B1 (en) | 1998-10-02 | 2005-11-08 | The Board Of Trustees Of The Leland Stanford Junior University | Noise-reducing arrangement and method for signal processing |
| JP2000307112A (ja) | 1999-04-26 | 2000-11-02 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US6370307B1 (en) * | 1999-07-15 | 2002-04-09 | Agere Systems Guardian Corp. | Optical device formed on a substrate with thermal isolation regions formed therein |
| FR2826177B1 (fr) * | 2001-06-15 | 2004-07-02 | St Microelectronics Sa | Substrat a base de silicium poreux et procede de fabrication d'un tel substrat |
| AU2002352783A1 (en) * | 2001-11-20 | 2003-06-10 | The Regents Of The University Of California | Methods of fabricating highly conductive regions in semiconductor substrates for radio frequency applications |
| JP3964263B2 (ja) * | 2002-05-17 | 2007-08-22 | 株式会社デンソー | ブラインドビアホール充填方法及び貫通電極形成方法 |
| KR100510772B1 (ko) * | 2003-02-04 | 2005-08-30 | 동부아남반도체 주식회사 | 반도체용 실리콘 온 인슐레이터 기판의 형성 방법 |
| US7125781B2 (en) * | 2003-09-04 | 2006-10-24 | Micron Technology, Inc. | Methods of forming capacitor devices |
| US7067385B2 (en) * | 2003-09-04 | 2006-06-27 | Micron Technology, Inc. | Support for vertically oriented capacitors during the formation of a semiconductor device |
| JP2007514321A (ja) * | 2003-12-10 | 2007-05-31 | ザ、リージェンツ、オブ、ザ、ユニバーシティ、オブ、カリフォルニア | ミックスド・シグナル集積回路のための低クロストーク回路基板 |
| US7387939B2 (en) * | 2004-07-19 | 2008-06-17 | Micron Technology, Inc. | Methods of forming semiconductor structures and capacitor devices |
| US7439152B2 (en) * | 2004-08-27 | 2008-10-21 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7202127B2 (en) * | 2004-08-27 | 2007-04-10 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US20060046055A1 (en) * | 2004-08-30 | 2006-03-02 | Nan Ya Plastics Corporation | Superfine fiber containing grey dope dyed component and the fabric made of the same |
| US7320911B2 (en) * | 2004-12-06 | 2008-01-22 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7071530B1 (en) | 2005-01-27 | 2006-07-04 | International Business Machines Corporation | Multiple layer structure for substrate noise isolation |
| US7557015B2 (en) * | 2005-03-18 | 2009-07-07 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| EP1722466A1 (en) * | 2005-05-13 | 2006-11-15 | STMicroelectronics S.r.l. | Method and relative circuit for generating a control voltage of a synchronous rectifier |
| US7544563B2 (en) * | 2005-05-18 | 2009-06-09 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7517753B2 (en) * | 2005-05-18 | 2009-04-14 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| US7199005B2 (en) * | 2005-08-02 | 2007-04-03 | Micron Technology, Inc. | Methods of forming pluralities of capacitors |
| JP2007067012A (ja) * | 2005-08-29 | 2007-03-15 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| US7557013B2 (en) | 2006-04-10 | 2009-07-07 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7902081B2 (en) * | 2006-10-11 | 2011-03-08 | Micron Technology, Inc. | Methods of etching polysilicon and methods of forming pluralities of capacitors |
| SE533579C2 (sv) * | 2007-01-25 | 2010-10-26 | Silex Microsystems Ab | Metod för mikrokapsling och mikrokapslar |
| US7785962B2 (en) | 2007-02-26 | 2010-08-31 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US7682924B2 (en) * | 2007-08-13 | 2010-03-23 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8388851B2 (en) * | 2008-01-08 | 2013-03-05 | Micron Technology, Inc. | Capacitor forming methods |
| US8274777B2 (en) | 2008-04-08 | 2012-09-25 | Micron Technology, Inc. | High aspect ratio openings |
| US7759193B2 (en) * | 2008-07-09 | 2010-07-20 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US8518788B2 (en) | 2010-08-11 | 2013-08-27 | Micron Technology, Inc. | Methods of forming a plurality of capacitors |
| US9076680B2 (en) | 2011-10-18 | 2015-07-07 | Micron Technology, Inc. | Integrated circuitry, methods of forming capacitors, and methods of forming integrated circuitry comprising an array of capacitors and circuitry peripheral to the array |
| US8946043B2 (en) | 2011-12-21 | 2015-02-03 | Micron Technology, Inc. | Methods of forming capacitors |
| FR2991504A1 (fr) * | 2012-05-30 | 2013-12-06 | St Microelectronics Tours Sas | Composant de puissance vertical haute tension |
| US8652926B1 (en) | 2012-07-26 | 2014-02-18 | Micron Technology, Inc. | Methods of forming capacitors |
| US9343557B2 (en) * | 2013-02-07 | 2016-05-17 | Stmicroelectronics (Tours) Sas | Vertical power component |
| FR3012256A1 (fr) * | 2013-10-17 | 2015-04-24 | St Microelectronics Tours Sas | Composant de puissance vertical haute tension |
| US10546816B2 (en) * | 2015-12-10 | 2020-01-28 | Nexperia B.V. | Semiconductor substrate with electrically isolating dielectric partition |
| US20230088569A1 (en) * | 2021-09-23 | 2023-03-23 | Qualcomm Incorporated | Radio-frequency integrated circuits (rfics) including a porosified semiconductor isolation region to reduce noise interference and related fabrication methods |
| US20240088157A1 (en) * | 2022-09-12 | 2024-03-14 | Globalfoundries U.S. Inc. | Semiconductor device structures isolated by porous semiconductor material |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4627883A (en) * | 1985-04-01 | 1986-12-09 | Gte Laboratories Incorporated | Method of forming an isolated semiconductor structure |
| EP0553791A1 (en) * | 1992-01-31 | 1993-08-04 | Nec Corporation | Capacitor electrode for dram and process of fabrication thereof |
| US5548150A (en) * | 1993-03-10 | 1996-08-20 | Kabushiki Kaisha Toshiba | Field effect transistor |
| JP3135762B2 (ja) * | 1993-10-29 | 2001-02-19 | 株式会社東芝 | 半導体集積回路装置 |
| US5475255A (en) * | 1994-06-30 | 1995-12-12 | Motorola Inc. | Circuit die having improved substrate noise isolation |
| US5485029A (en) * | 1994-06-30 | 1996-01-16 | International Business Machines Corporation | On-chip ground plane for semiconductor devices to reduce parasitic signal propagation |
| US5623159A (en) * | 1994-10-03 | 1997-04-22 | Motorola, Inc. | Integrated circuit isolation structure for suppressing high-frequency cross-talk |
| US5508542A (en) * | 1994-10-28 | 1996-04-16 | International Business Machines Corporation | Porous silicon trench and capacitor structures |
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