JPH1167542A - 大電流型積層チップインダクタ - Google Patents
大電流型積層チップインダクタInfo
- Publication number
- JPH1167542A JPH1167542A JP22730697A JP22730697A JPH1167542A JP H1167542 A JPH1167542 A JP H1167542A JP 22730697 A JP22730697 A JP 22730697A JP 22730697 A JP22730697 A JP 22730697A JP H1167542 A JPH1167542 A JP H1167542A
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- JP
- Japan
- Prior art keywords
- conductor
- layer
- chip inductor
- current type
- coil
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- Pending
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Abstract
(57)【要約】
【課題】 経済的、かつ、高性能な大電流型の積層チッ
プインダクタを提供すること。 【解決手段】 内部導電体パターン４が、磁性層５のス
ルーホール６を介して接続され、積層状態でコイル型に
巻線され、かつ、素子は設置面積を変えず、電流が少な
くとも２倍以上有し、二重以上の構造の内部導電体パタ
ーンを有し、このパターンの最上層と最下層の先端は外
部に露出し、チップ側面の両端に実装のための外部電極
端子と接続する。
プインダクタを提供すること。 【解決手段】 内部導電体パターン４が、磁性層５のス
ルーホール６を介して接続され、積層状態でコイル型に
巻線され、かつ、素子は設置面積を変えず、電流が少な
くとも２倍以上有し、二重以上の構造の内部導電体パタ
ーンを有し、このパターンの最上層と最下層の先端は外
部に露出し、チップ側面の両端に実装のための外部電極
端子と接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、表面実装型電子部
品に関し、特に、大電流型積層チップインダクタに関す
る。
品に関し、特に、大電流型積層チップインダクタに関す
る。
【０００２】
【従来の技術】従来、積層チップインダクタは、近年の
軽薄短小化に伴い、素子の内部のコイルの大きさに対
し、磁性体の体積比が非常に小さく、電子回路の設計時
に磁気的飽和を考慮するため、電流値の小さい信号ライ
ンに用いられ、電流値の大きい電流ラインへは用いられ
なかった。
軽薄短小化に伴い、素子の内部のコイルの大きさに対
し、磁性体の体積比が非常に小さく、電子回路の設計時
に磁気的飽和を考慮するため、電流値の小さい信号ライ
ンに用いられ、電流値の大きい電流ラインへは用いられ
なかった。
【０００３】
【発明が解決しようとする課題】しかしながら、近年の
電子機器、装置における小形化、低チップ化、高密度化
の要求は、めざましく、導電体層が１層、２層、３層と
増加すると、磁性層と導電体層の厚さ方向の面とが接す
る部分にポアが発生し、現状では、導電体層の厚さの上
限は約４０μｍである。又、導電体層の上面に近づけば
近づくほど、乾燥度合いが早くなり、上面の部分の表面
の凹凸が多く発生する。そのため、レベリング性が悪く
なり、その上から磁性層を塗布した場合、印刷上の品質
に問題が発生し、電気的特性の選択の幅が狭く、電気的
特性に対し、大きな阻害因子になるという欠点があっ
た。
電子機器、装置における小形化、低チップ化、高密度化
の要求は、めざましく、導電体層が１層、２層、３層と
増加すると、磁性層と導電体層の厚さ方向の面とが接す
る部分にポアが発生し、現状では、導電体層の厚さの上
限は約４０μｍである。又、導電体層の上面に近づけば
近づくほど、乾燥度合いが早くなり、上面の部分の表面
の凹凸が多く発生する。そのため、レベリング性が悪く
なり、その上から磁性層を塗布した場合、印刷上の品質
に問題が発生し、電気的特性の選択の幅が狭く、電気的
特性に対し、大きな阻害因子になるという欠点があっ
た。
【０００４】そこで、本発明の技術的課題は、かかる従
来の技術における欠点を除去して、経済的、かつ、信頼
性の高い、高性能な大電流型積層チップインダクタを提
供することにある。
来の技術における欠点を除去して、経済的、かつ、信頼
性の高い、高性能な大電流型積層チップインダクタを提
供することにある。
【０００５】
【課題を解決するための手段】本発明は、磁性体層の間
に、導電体層を形成した磁性層と、スルーホールを形成
した磁性層とを交互に積層し、前記導電体層を形成した
磁性層の導電体パターンが、前記スルーホールを介して
接続されることによって巻線状のコイルを形成し、前記
導電体パターンの最上層と最下層の先端は、外部に露出
し、積層体側面両端に設けた実装用の外部電極端子と接
続したチップインダクタであって、前記コイルを２層以
上積層し、前記実装用の外部電極端子の共用により並列
に接続した大電流型積層チップインダクタである。
に、導電体層を形成した磁性層と、スルーホールを形成
した磁性層とを交互に積層し、前記導電体層を形成した
磁性層の導電体パターンが、前記スルーホールを介して
接続されることによって巻線状のコイルを形成し、前記
導電体パターンの最上層と最下層の先端は、外部に露出
し、積層体側面両端に設けた実装用の外部電極端子と接
続したチップインダクタであって、前記コイルを２層以
上積層し、前記実装用の外部電極端子の共用により並列
に接続した大電流型積層チップインダクタである。
【０００６】
【発明の実施の形態】以下、本発明の大電流型積層チッ
プインダクタを図面を参照して詳細に説明する。
プインダクタを図面を参照して詳細に説明する。
【０００７】図１は、本発明の大電流型積層チップイン
ダクタの斜視図を示す。図１に示すように、本発明の大
電流型積層チップインダクタは、フェライト磁性体層１
ａ，７，１との間に導電体４を形成した磁性層５ａとス
ルーホール６を形成した磁性層５とを交互に積層した表
面実装用チップインダクタである。前記導電体４を形成
した磁性層５ａの導電体パターンが、前記スルーホール
６を介して接続される。導電体パターンが積層されるこ
とにより、積層コイルを形成する。又、外部電極端子
は、導電体終端部分２，２ａ，３ａを有する導電体４を
形成した磁性層５ａによって形成される。積層されコイ
ルを形成した複数の導電体４を有する磁性層５ａと、ス
ルーホール６を有する磁性層５とは、交互に積層され
て、前記磁性体層１ａ，７，１によって、コイル構造を
少なくとも二重以上の構造とするものである。
ダクタの斜視図を示す。図１に示すように、本発明の大
電流型積層チップインダクタは、フェライト磁性体層１
ａ，７，１との間に導電体４を形成した磁性層５ａとス
ルーホール６を形成した磁性層５とを交互に積層した表
面実装用チップインダクタである。前記導電体４を形成
した磁性層５ａの導電体パターンが、前記スルーホール
６を介して接続される。導電体パターンが積層されるこ
とにより、積層コイルを形成する。又、外部電極端子
は、導電体終端部分２，２ａ，３ａを有する導電体４を
形成した磁性層５ａによって形成される。積層されコイ
ルを形成した複数の導電体４を有する磁性層５ａと、ス
ルーホール６を有する磁性層５とは、交互に積層され
て、前記磁性体層１ａ，７，１によって、コイル構造を
少なくとも二重以上の構造とするものである。
【０００８】本発明によれば、表面実装用にチップ化さ
れたフェライト磁性体層１ａ，７，１との間の磁性層５
ａの表面部に印刷等により設けられた導電体４のパター
ンが、磁性層５のスルーホール６を介して接続され、積
層状態でコイル型に巻線され、かつ、コイル構造を二重
以上の構造とした大電流型積層チップインダクタであっ
て、導電体４の積層構造を二重以上にすることにより、
そのインダクタンスの直流重畳特性を上げて、インダク
タンス値の低下を防止する。導電体４のパターンの導電
体終端部分２，２ａ，３，３ａを有するの最上層と最下
層の先端を外部に露出させ、チップ側面の両端に実装の
ための外部電極端子９（図３参照）と接続したインダク
タ素子８（図２参照）からなる大電流型積層チップイン
ダクタが得られる。
れたフェライト磁性体層１ａ，７，１との間の磁性層５
ａの表面部に印刷等により設けられた導電体４のパター
ンが、磁性層５のスルーホール６を介して接続され、積
層状態でコイル型に巻線され、かつ、コイル構造を二重
以上の構造とした大電流型積層チップインダクタであっ
て、導電体４の積層構造を二重以上にすることにより、
そのインダクタンスの直流重畳特性を上げて、インダク
タンス値の低下を防止する。導電体４のパターンの導電
体終端部分２，２ａ，３，３ａを有するの最上層と最下
層の先端を外部に露出させ、チップ側面の両端に実装の
ための外部電極端子９（図３参照）と接続したインダク
タ素子８（図２参照）からなる大電流型積層チップイン
ダクタが得られる。
【０００９】従って、上記のように、コイルを少なくと
も二重以上の構造にし、希望する所定の特性を安価で、
しかも、小型化を可能とした高性能ノイズ対策フィルタ
等の用途に有効となる積層チップインダクタの構成が得
られる。
も二重以上の構造にし、希望する所定の特性を安価で、
しかも、小型化を可能とした高性能ノイズ対策フィルタ
等の用途に有効となる積層チップインダクタの構成が得
られる。
【００１０】
【実施例】まず、絶縁性磁性粉末に対してバインダ樹脂
（ＰＶＢ樹脂）５ｗｔ％、有機系溶剤（エチレングリコ
ールエーテル系）６０ｗｔ％等を添加し、混合を行い、
スラリー化する。このスラリーをドクターブレード法を
用いて膜厚２００〜６００μｍの長尺な絶縁性磁性体層
１ａ，７，１、及び絶縁性磁性層５，５ａのグリーンシ
ートを作り、所定の寸法に切断する。
（ＰＶＢ樹脂）５ｗｔ％、有機系溶剤（エチレングリコ
ールエーテル系）６０ｗｔ％等を添加し、混合を行い、
スラリー化する。このスラリーをドクターブレード法を
用いて膜厚２００〜６００μｍの長尺な絶縁性磁性体層
１ａ，７，１、及び絶縁性磁性層５，５ａのグリーンシ
ートを作り、所定の寸法に切断する。
【００１１】得られたシート上にＡｇペーストにてスク
リーン印刷法により、導電体４を所定のパターンに印刷
し、加熱により乾燥させ、前記導電体４の次層との接続
部分とコイルの中心部分とを残し、前記絶縁性磁性スラ
リーをスクリーン印刷法により印刷し、加熱により乾燥
させる。
リーン印刷法により、導電体４を所定のパターンに印刷
し、加熱により乾燥させ、前記導電体４の次層との接続
部分とコイルの中心部分とを残し、前記絶縁性磁性スラ
リーをスクリーン印刷法により印刷し、加熱により乾燥
させる。
【００１２】次に、前記導電体の接続部分と接続するよ
うにして、この導電体を所定のパターンに印刷し、加熱
により乾燥させる。同様にして、次々とこの印刷を重
ね、導電体でコイルを形成する。この時に、このコイル
が、前記磁性体層及び磁性層により、少なくとも二重以
上の構造となるように形成する。この際、コイルの両端
は、外部に露出するように形成させる。
うにして、この導電体を所定のパターンに印刷し、加熱
により乾燥させる。同様にして、次々とこの印刷を重
ね、導電体でコイルを形成する。この時に、このコイル
が、前記磁性体層及び磁性層により、少なくとも二重以
上の構造となるように形成する。この際、コイルの両端
は、外部に露出するように形成させる。
【００１３】このように、積層印刷されたシートの上に
上部絶縁性磁性体層としてのグリーンシートをホットプ
レスにより圧着し、未焼成シートを形成する。この未焼
成シートを所定の大きさに切断し、未焼成のチップを形
成する。
上部絶縁性磁性体層としてのグリーンシートをホットプ
レスにより圧着し、未焼成シートを形成する。この未焼
成シートを所定の大きさに切断し、未焼成のチップを形
成する。
【００１４】これらの未焼成のチップを大気雰囲気中で
脱バインダした後に、大気焼成による一体焼成を行い、
チップの面取りのため、バレル研磨を行い、前記コイル
の両端の外部に露出した内部電極と接続するようにし
て、チップ側面にＡｇペースト等をディップにより塗布
し、所定の温度と時間で乾燥させた後、約６００℃の温
度で大気雰囲気により焼き付けし、外部電極端子を形成
する。
脱バインダした後に、大気焼成による一体焼成を行い、
チップの面取りのため、バレル研磨を行い、前記コイル
の両端の外部に露出した内部電極と接続するようにし
て、チップ側面にＡｇペースト等をディップにより塗布
し、所定の温度と時間で乾燥させた後、約６００℃の温
度で大気雰囲気により焼き付けし、外部電極端子を形成
する。
【００１５】次に、得られた外部電極端子に電解めっき
によりニッケルめっき層を介して半田めっきにより外装
されることで、大電流型積層チップインダクタが得られ
る。なお、二重以上の多重にしても、同様の効果が得ら
れる。
によりニッケルめっき層を介して半田めっきにより外装
されることで、大電流型積層チップインダクタが得られ
る。なお、二重以上の多重にしても、同様の効果が得ら
れる。
【００１６】以上、説明したとおり、本発明によれば、
表面実装用にチップ化されたフェライト磁性体の内部に
おいて印刷等により埋設された内部導電体パターンが、
印刷等の磁性層のスルーホール６を介して接続され、積
層状態でコイル型に巻線され、かつ、このコイル構造を
少なくとも二重以上の構造とし、前記内部導体パターン
の最上層と最下層の先端は、外部に露出し、チップ側面
の両端に実装のための外部電極端子と接続した大電流型
の積層チップインダクタが得られる。
表面実装用にチップ化されたフェライト磁性体の内部に
おいて印刷等により埋設された内部導電体パターンが、
印刷等の磁性層のスルーホール６を介して接続され、積
層状態でコイル型に巻線され、かつ、このコイル構造を
少なくとも二重以上の構造とし、前記内部導体パターン
の最上層と最下層の先端は、外部に露出し、チップ側面
の両端に実装のための外部電極端子と接続した大電流型
の積層チップインダクタが得られる。
【００１７】
【発明の効果】従って、上記のように、コイル構造を少
なくとも二重以上の構造で構成するとして考えれば、希
望する所定の特性を安価で、しかも、小型化を可能と
し、電流ラインに使用されたとしても、良好なインダク
タンスの直流重畳特性のため、信頼性の高い、高性能ノ
イズ対策フィルタ等の用途に有効となり、電子機器、装
置に対する工業的価値が極めて大なるものであり、成形
が非常に簡単な構造なので、低価格化を実現することが
できる。
なくとも二重以上の構造で構成するとして考えれば、希
望する所定の特性を安価で、しかも、小型化を可能と
し、電流ラインに使用されたとしても、良好なインダク
タンスの直流重畳特性のため、信頼性の高い、高性能ノ
イズ対策フィルタ等の用途に有効となり、電子機器、装
置に対する工業的価値が極めて大なるものであり、成形
が非常に簡単な構造なので、低価格化を実現することが
できる。
【図１】本発明の大電流型積層チップインダクタを示す
分解斜視図。
分解斜視図。
【図２】大電流型積層チップインダクタ用素子を示す斜
視図。
視図。
【図３】本発明の大電流型積層チップインダクタを示す
斜視図。
斜視図。
１，１ａ，７ 磁性体層 ２，２ａ，３，３ａ 導電体終端部分 ４ 導電体（パターン） ５，５ａ 磁性層 ６ スルーホール ８ インダクタ素子 ９ 外部電極端子
Claims (1)
- 【請求項１】 磁性体層の間に、導電体層を形成した磁
性層と、スルーホールを形成した磁性層とを交互に積層
し、前記導電体層を形成した磁性層の導電体パターン
が、前記スルーホールを介して接続されることによって
巻線状のコイルを形成し、前記導電体パターンの最上層
と最下層の先端は、外部に露出し、積層体側面両端に設
けた実装用の外部電極端子と接続したチップインダクタ
であって、前記コイルを２層以上積層し、前記実装用の
外部電極端子の共用により並列に接続したことを特徴と
する大電流型積層チップインダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22730697A JPH1167542A (ja) | 1997-08-08 | 1997-08-08 | 大電流型積層チップインダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22730697A JPH1167542A (ja) | 1997-08-08 | 1997-08-08 | 大電流型積層チップインダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1167542A true JPH1167542A (ja) | 1999-03-09 |
Family
ID=16858749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22730697A Pending JPH1167542A (ja) | 1997-08-08 | 1997-08-08 | 大電流型積層チップインダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1167542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316476B1 (ko) * | 1999-06-30 | 2001-12-12 | 이형도 | 칩 인덕터 |
-
1997
- 1997-08-08 JP JP22730697A patent/JPH1167542A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100316476B1 (ko) * | 1999-06-30 | 2001-12-12 | 이형도 | 칩 인덕터 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20040323 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A02 | Decision of refusal |
Effective date: 20040803 Free format text: JAPANESE INTERMEDIATE CODE: A02 |