JPH1166865A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1166865A JPH1166865A JP9230038A JP23003897A JPH1166865A JP H1166865 A JPH1166865 A JP H1166865A JP 9230038 A JP9230038 A JP 9230038A JP 23003897 A JP23003897 A JP 23003897A JP H1166865 A JPH1166865 A JP H1166865A
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Abstract
(57)【要約】
【課題】 記憶データの保持特性の向上が図れ、データ
の信頼性を改善でき、アナログ回路と一つのチップ上に
形成できる半導体記憶装置を実現する。 【解決手段】 記憶用トランジスタＱ１とトランジスタ
Ｑ２により、差動増幅回路を構成し、これらのトランジ
スタのコレクタ電流を電流比較回路１０により比較し、
比較結果に応じてトランジスタＱ３，Ｑ４のオン／オフ
状態を制御する。書き込み時入力端子ＴINを接地電位Ｇ
ＮＤに保持することによって、トランジスタＱ１をブレ
イクダウン状態に設定し、入力端子ＴINを開放状態に保
持して読み出しを行なう場合、トランジスタＱ１の電流
増幅率の低下により、トランジスタＱ３，Ｑ４をオン状
態に保持し、出力端子ＴOUT をローレベルに保持し、且
つ、トランジスタＱ１のブレイクダウン状態を維持する
ことができ、書き込みデータの信頼性の向上が図れる。
の信頼性を改善でき、アナログ回路と一つのチップ上に
形成できる半導体記憶装置を実現する。 【解決手段】 記憶用トランジスタＱ１とトランジスタ
Ｑ２により、差動増幅回路を構成し、これらのトランジ
スタのコレクタ電流を電流比較回路１０により比較し、
比較結果に応じてトランジスタＱ３，Ｑ４のオン／オフ
状態を制御する。書き込み時入力端子ＴINを接地電位Ｇ
ＮＤに保持することによって、トランジスタＱ１をブレ
イクダウン状態に設定し、入力端子ＴINを開放状態に保
持して読み出しを行なう場合、トランジスタＱ１の電流
増幅率の低下により、トランジスタＱ３，Ｑ４をオン状
態に保持し、出力端子ＴOUT をローレベルに保持し、且
つ、トランジスタＱ１のブレイクダウン状態を維持する
ことができ、書き込みデータの信頼性の向上が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特にバイポーラトランジスタのベース−エミッタ間に耐
圧以上の逆バイアス電圧を印加し、当該トランジスタを
ブレイクダウンさせ、その電流増幅率を低下させること
により、データを記憶する半導体記憶装置に関するもの
である。
特にバイポーラトランジスタのベース−エミッタ間に耐
圧以上の逆バイアス電圧を印加し、当該トランジスタを
ブレイクダウンさせ、その電流増幅率を低下させること
により、データを記憶する半導体記憶装置に関するもの
である。
【０００２】
【従来の技術】バイポーラトランジスタのベースとエミ
ッタ間に当該バイポーラトランジスタのベース−エミッ
タ耐圧以上の逆バイアス電圧を印加することにより、ブ
レイクダウンという現象が発現し、以降正常なバイアス
状態において、当該バイポーラトランジスタの電流増幅
率が低下することが一般的に知られている。
ッタ間に当該バイポーラトランジスタのベース−エミッ
タ耐圧以上の逆バイアス電圧を印加することにより、ブ
レイクダウンという現象が発現し、以降正常なバイアス
状態において、当該バイポーラトランジスタの電流増幅
率が低下することが一般的に知られている。
【０００３】図４はブレイクダウンによるトランジスタ
の特性の変化を示すグラフである。ここで、バイポーラ
トランジスタの電流増幅率をｈfeをとし、コレクタ電流
をＩC とすると、図４は通常のトランジスタおよびベー
ス−エミッタ間にブレイクダウンさせたトランジスタの
ｈfe−ＩC 特性を示している。図４の曲線Ａは、通常の
トランジスタのｈfe−ＩC 特性、曲線Ｂは、ブレイクダ
ウンしたトランジスタのｈfe−ＩC 特性をそれぞれ示し
ている。
の特性の変化を示すグラフである。ここで、バイポーラ
トランジスタの電流増幅率をｈfeをとし、コレクタ電流
をＩC とすると、図４は通常のトランジスタおよびベー
ス−エミッタ間にブレイクダウンさせたトランジスタの
ｈfe−ＩC 特性を示している。図４の曲線Ａは、通常の
トランジスタのｈfe−ＩC 特性、曲線Ｂは、ブレイクダ
ウンしたトランジスタのｈfe−ＩC 特性をそれぞれ示し
ている。
【０００４】図示のように、ブレイクダウンさせた後の
トランジスタの電流増幅率が通常のトランジスタより低
下し、特にコレクタ電流の低い領域、例えば、図４に示
すコレクタ電流Ｉ0 の場合、ブレイクダウンさせた後の
トランジスタ電流増幅率が著しく低下する。
トランジスタの電流増幅率が通常のトランジスタより低
下し、特にコレクタ電流の低い領域、例えば、図４に示
すコレクタ電流Ｉ0 の場合、ブレイクダウンさせた後の
トランジスタ電流増幅率が著しく低下する。
【０００５】このブレイクダウンさせたときとさせない
ときのトランジスタの電流増幅率の差をデータの“１”
と“０”にあてはめれば、記憶装置（メモリ）を構成す
ることができる。このように構成されたメモリを用いれ
ば、例えば、アナログ回路において、その動作を制御す
るために必要な記憶メモリを純粋なバイポーラトランジ
スタプロセスによって１チップ化できるメリットがあ
る。
ときのトランジスタの電流増幅率の差をデータの“１”
と“０”にあてはめれば、記憶装置（メモリ）を構成す
ることができる。このように構成されたメモリを用いれ
ば、例えば、アナログ回路において、その動作を制御す
るために必要な記憶メモリを純粋なバイポーラトランジ
スタプロセスによって１チップ化できるメリットがあ
る。
【０００６】
【発明が解決しようとする課題】ところで、上述した半
導体記憶装置では、ブレイクダウンしたトランジスタの
電流増幅率ｈfeの劣化は、時間経過とともに徐々に回復
していくという特徴があり、これにより書き込んだデー
タの信頼性が低下するという不利益がある。
導体記憶装置では、ブレイクダウンしたトランジスタの
電流増幅率ｈfeの劣化は、時間経過とともに徐々に回復
していくという特徴があり、これにより書き込んだデー
タの信頼性が低下するという不利益がある。
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、バイポーラトランジスタのブレ
イクダウンによりデータを保持する半導体記憶装置にお
いて、記憶データの信頼性の向上が図れ、アナログ回路
とその動作を制御するための記憶装置とを純粋なバイポ
ーラプロセスにより一つのチップ上に形成可能な半導体
記憶装置を提供することにある。
のであり、その目的は、バイポーラトランジスタのブレ
イクダウンによりデータを保持する半導体記憶装置にお
いて、記憶データの信頼性の向上が図れ、アナログ回路
とその動作を制御するための記憶装置とを純粋なバイポ
ーラプロセスにより一つのチップ上に形成可能な半導体
記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、記憶データに応じてベ
ース−エミッタ間に当該ベース−エミッタ間の耐圧以上
の逆バイアス電圧が印加された記憶用トランジスタと、
上記逆バイアス電圧が印加された上記記憶用トランジス
タのコレクタ電流から、当該記憶用トランジスタが逆バ
イアス電圧印加前の電流増幅率より低下しているか否か
を判別する判別手段と、上記判別手段で電流増幅率が低
下していると判別した場合に、上記記憶用トランジスタ
のベース電位を逆バイアス電圧印加後における当該トラ
ンジスタの電流増幅率状態と等価な状態に維持可能な電
位に設定するバイアス手段とを有する。
め、本発明の半導体記憶装置は、記憶データに応じてベ
ース−エミッタ間に当該ベース−エミッタ間の耐圧以上
の逆バイアス電圧が印加された記憶用トランジスタと、
上記逆バイアス電圧が印加された上記記憶用トランジス
タのコレクタ電流から、当該記憶用トランジスタが逆バ
イアス電圧印加前の電流増幅率より低下しているか否か
を判別する判別手段と、上記判別手段で電流増幅率が低
下していると判別した場合に、上記記憶用トランジスタ
のベース電位を逆バイアス電圧印加後における当該トラ
ンジスタの電流増幅率状態と等価な状態に維持可能な電
位に設定するバイアス手段とを有する。
【０００９】また、本発明の半導体記憶装置は、記憶デ
ータに応じてベース−エミッタ間に当該ベース−エミッ
タ間の耐圧以上の逆バイアス電圧が印加された第１のト
ランジスタと、エミッタが上記第１のトランジスタのエ
ミッタに接続され、その接続点が電流源回路に接続さ
れ、上記第１のトランジスタと差動増幅回路を構成する
第２のトランジスタと、上記差動増幅回路を構成する上
記第１と第２のトランジスタのベースを所定の電位に保
持するバイアス手段と、上記第１と第２のトランジスタ
のコレクタ電流を比較し、比較結果に応じた信号を出力
する電流比較手段と、一方の端子が上記第１のトランジ
スタのベースに接続され、他方の端子が所定の電位に接
続され、上記電流比較手段の出力信号に応じてオン／オ
フ状態が制御されているスイッチング素子とを有する。
ータに応じてベース−エミッタ間に当該ベース−エミッ
タ間の耐圧以上の逆バイアス電圧が印加された第１のト
ランジスタと、エミッタが上記第１のトランジスタのエ
ミッタに接続され、その接続点が電流源回路に接続さ
れ、上記第１のトランジスタと差動増幅回路を構成する
第２のトランジスタと、上記差動増幅回路を構成する上
記第１と第２のトランジスタのベースを所定の電位に保
持するバイアス手段と、上記第１と第２のトランジスタ
のコレクタ電流を比較し、比較結果に応じた信号を出力
する電流比較手段と、一方の端子が上記第１のトランジ
スタのベースに接続され、他方の端子が所定の電位に接
続され、上記電流比較手段の出力信号に応じてオン／オ
フ状態が制御されているスイッチング素子とを有する。
【００１０】また、本発明では、好適には上記バイアス
手段は、所定のバイアス電圧を供給するバイアス電圧供
給手段と、上記差動増幅回路を構成する上記第１のトラ
ンジスタのベースと上記バイアス電圧供給手段との間に
接続されている第１の抵抗素子と、上記差動増幅回路を
構成する上記第２のトランジスタのベースと上記バイア
ス電圧供給手段との間に接続されている第２の抵抗素子
とを有する。
手段は、所定のバイアス電圧を供給するバイアス電圧供
給手段と、上記差動増幅回路を構成する上記第１のトラ
ンジスタのベースと上記バイアス電圧供給手段との間に
接続されている第１の抵抗素子と、上記差動増幅回路を
構成する上記第２のトランジスタのベースと上記バイア
ス電圧供給手段との間に接続されている第２の抵抗素子
とを有する。
【００１１】さらに、本発明では、好適には上記電流比
較手段は、カレントミラー回路を有し、上記スイッチン
グ素子は、コレクタが上記第１のトランジスタのベース
に接続され、エミッタが上記所定の電位に接続され、ベ
ースに上記電流比較回路の出力信号に応じた信号が印加
されているトランジスタにより構成されている。
較手段は、カレントミラー回路を有し、上記スイッチン
グ素子は、コレクタが上記第１のトランジスタのベース
に接続され、エミッタが上記所定の電位に接続され、ベ
ースに上記電流比較回路の出力信号に応じた信号が印加
されているトランジスタにより構成されている。
【００１２】本発明によれば、記憶データに応じて記憶
用トランジスタがブレイクダウンされるか否かが制御さ
れる。記憶用トランジスタとしての第１のトランジスタ
と通常のトランジスタである第２のトランジスタによ
り、差動増幅回路が構成され、読み出し時に、電流比較
手段により差動増幅回路を構成している記憶用トランジ
スタのコレクタ電流と第２のトランジスタのコレクタ電
流が比較され、比較結果に応じて記憶用トランジスタの
ベース−エミッタ間電圧が設定される。
用トランジスタがブレイクダウンされるか否かが制御さ
れる。記憶用トランジスタとしての第１のトランジスタ
と通常のトランジスタである第２のトランジスタによ
り、差動増幅回路が構成され、読み出し時に、電流比較
手段により差動増幅回路を構成している記憶用トランジ
スタのコレクタ電流と第２のトランジスタのコレクタ電
流が比較され、比較結果に応じて記憶用トランジスタの
ベース−エミッタ間電圧が設定される。
【００１３】例えば、記憶用トランジスタがブレイクダ
ウン状態にある場合に、電流比較手段の比較結果に応じ
て、記憶用トランジスタのベース電位が、低いレベル、
例えば接地電位ＧＮＤに保持され、エミッタ電位が所定
の高電位にバイアスされるので、記憶用トランジスタの
ベース−エミッタ間に逆バイアス状態が設定され、ブレ
イクダウン状態が維持される。これに応じて、記憶用ト
ランジスタのデータ保持特性の向上が図れ、記憶データ
が安定して保持できる。
ウン状態にある場合に、電流比較手段の比較結果に応じ
て、記憶用トランジスタのベース電位が、低いレベル、
例えば接地電位ＧＮＤに保持され、エミッタ電位が所定
の高電位にバイアスされるので、記憶用トランジスタの
ベース−エミッタ間に逆バイアス状態が設定され、ブレ
イクダウン状態が維持される。これに応じて、記憶用ト
ランジスタのデータ保持特性の向上が図れ、記憶データ
が安定して保持できる。
【００１４】
【発明の実施の形態】第１実施形態 図１は本発明に係る半導体記憶装置の第１の実施形態を
示す回路図である。図示のように、本実施形態の半導体
記憶装置は、電流比較回路１０、ｎｐｎトランジスタＱ
１，Ｑ２，Ｑ３，Ｑ４、抵抗素子Ｒ１，Ｒ２および電流
源ＩＳ、電圧源ＶＳにより構成されている。
示す回路図である。図示のように、本実施形態の半導体
記憶装置は、電流比較回路１０、ｎｐｎトランジスタＱ
１，Ｑ２，Ｑ３，Ｑ４、抵抗素子Ｒ１，Ｒ２および電流
源ＩＳ、電圧源ＶＳにより構成されている。
【００１５】図示のように、トランジスタＱ１，Ｑ２が
差動増幅回路を構成しており、トランジスタＱ１のベー
スが入力端子ＴINに接続され、さらにトランジスタＱ１
およびＱ２のベースが抵抗素子Ｒ１，Ｒ２を介して電圧
源ＶＳに接続されている。トランジスタＱ１，Ｑ２のコ
レクタが電流比較回路１０の端子ＩＮ１，ＩＮ２にそれ
ぞれ接続されている。さらにトランジスタＱ１とＱ２の
エミッタ同士が接続され、その接続点が電流源ＩＳに接
続されている。トランジスタＱ３のコレクタがトランジ
スタＱ１のベースとともに入力端子ＴINに接続され、エ
ミッタが接地されている。トランジスタＱ３とトランジ
スタＱ４のベース同士が接続され、その接続点が電流比
較回路の出力端子ＯＵＴに接続されている。
差動増幅回路を構成しており、トランジスタＱ１のベー
スが入力端子ＴINに接続され、さらにトランジスタＱ１
およびＱ２のベースが抵抗素子Ｒ１，Ｒ２を介して電圧
源ＶＳに接続されている。トランジスタＱ１，Ｑ２のコ
レクタが電流比較回路１０の端子ＩＮ１，ＩＮ２にそれ
ぞれ接続されている。さらにトランジスタＱ１とＱ２の
エミッタ同士が接続され、その接続点が電流源ＩＳに接
続されている。トランジスタＱ３のコレクタがトランジ
スタＱ１のベースとともに入力端子ＴINに接続され、エ
ミッタが接地されている。トランジスタＱ３とトランジ
スタＱ４のベース同士が接続され、その接続点が電流比
較回路の出力端子ＯＵＴに接続されている。
【００１６】トランジスタＱ１は記憶用トランジスタで
あり、書き込み時に記憶データに応じてベース−エミッ
タ間に当該ベース−エミッタ間の耐圧以上の逆バイアス
電圧が印加されるか否かが制御される。例えば、入力端
子ＴINに負の高電圧が印加されることにより、トランジ
スタＱ１のベース−エミッタ間に逆バイアス電圧が印加
され、当該逆バイアス電圧がトランジスタＱ１のベース
−エミッタ間の耐圧以上に設定されることにより、トラ
ンジスタＱ１をブレイクダウンさせることができる。
あり、書き込み時に記憶データに応じてベース−エミッ
タ間に当該ベース−エミッタ間の耐圧以上の逆バイアス
電圧が印加されるか否かが制御される。例えば、入力端
子ＴINに負の高電圧が印加されることにより、トランジ
スタＱ１のベース−エミッタ間に逆バイアス電圧が印加
され、当該逆バイアス電圧がトランジスタＱ１のベース
−エミッタ間の耐圧以上に設定されることにより、トラ
ンジスタＱ１をブレイクダウンさせることができる。
【００１７】このように、書き込み時に書き込みデータ
に応じて入力端子ＴINに印加される書き込み電圧を制御
することにより、記憶用トランジスタＱ１をブレイクダ
ウン状態にするか否かが決定される。ブレイクダウンし
た場合に、記憶用トランジスタＱ１の電流増幅率が低下
するが、ブレイクダウンしない場合に、その電流増幅率
が通常のトランジスタと同じである。
に応じて入力端子ＴINに印加される書き込み電圧を制御
することにより、記憶用トランジスタＱ１をブレイクダ
ウン状態にするか否かが決定される。ブレイクダウンし
た場合に、記憶用トランジスタＱ１の電流増幅率が低下
するが、ブレイクダウンしない場合に、その電流増幅率
が通常のトランジスタと同じである。
【００１８】図２は、電流比較回路１０を含む本実施形
態の詳細な構成例を示している。図示のように、本例の
電流比較回路１０は、抵抗素子Ｒ３、ｐｎｐトランジス
タＱ５，Ｑ６およびＱ７により構成され、その他の回路
部分は、図１とほぼ同じである。
態の詳細な構成例を示している。図示のように、本例の
電流比較回路１０は、抵抗素子Ｒ３、ｐｎｐトランジス
タＱ５，Ｑ６およびＱ７により構成され、その他の回路
部分は、図１とほぼ同じである。
【００１９】電流比較回路１０において、トランジスタ
Ｑ５，Ｑ６のベース同士が接続され、その接続点がトラ
ンジスタＱ５のコレクタに接続されている。トランジス
タＱ５，Ｑ６のエミッタが電源電圧ＶCCの供給線に共通
に接続され、トランジスタＱ５のコレクタは電流比較回
路１０の入力端子ＩＮ１に接続され、トランジスタＱ６
のコレクタは電流比較回路１０の入力端子ＩＮ２に接続
されている。
Ｑ５，Ｑ６のベース同士が接続され、その接続点がトラ
ンジスタＱ５のコレクタに接続されている。トランジス
タＱ５，Ｑ６のエミッタが電源電圧ＶCCの供給線に共通
に接続され、トランジスタＱ５のコレクタは電流比較回
路１０の入力端子ＩＮ１に接続され、トランジスタＱ６
のコレクタは電流比較回路１０の入力端子ＩＮ２に接続
されている。
【００２０】トランジスタＱ７のエミッタは電源電圧Ｖ
CCの供給線に接続され、ベースはトランジスタＱ６のコ
レクタに接続され、コレクタは抵抗素子Ｒ３を介して接
地されている。さらに、トランジスタＱ７のコレクタ
は、電流比較回路１０の出力端子ＯＵＴに接続されてい
る。
CCの供給線に接続され、ベースはトランジスタＱ６のコ
レクタに接続され、コレクタは抵抗素子Ｒ３を介して接
地されている。さらに、トランジスタＱ７のコレクタ
は、電流比較回路１０の出力端子ＯＵＴに接続されてい
る。
【００２１】以下、上述した構成を持つ記憶装置の動作
について説明する。本実施形態の半導体記憶装置に記憶
データを書き込むとき、上述したように、記憶すべきデ
ータに応じて、入力端子ＴINに印加する書き込み電圧の
レベルが制御される。そして、書き込みが行なった後、
入力端子ＴINは開放状態にし、読み出し時に、例えば、
記憶用トランジスタＱ１と通常のトランジスタＱ２によ
り構成された差動増幅回路に駆動電流を供給し、出力端
子ＴOUT の出力信号レベルに応じて、記憶装置の記憶デ
ータを読み出すことができる。なお、図１に示す回路に
より、記憶用トランジスタＱ１がブレイクダウン状態に
あるか否かにより、データの“０”または“１”の何れ
かを記憶することができ、一ビットのデータを格納可能
である。
について説明する。本実施形態の半導体記憶装置に記憶
データを書き込むとき、上述したように、記憶すべきデ
ータに応じて、入力端子ＴINに印加する書き込み電圧の
レベルが制御される。そして、書き込みが行なった後、
入力端子ＴINは開放状態にし、読み出し時に、例えば、
記憶用トランジスタＱ１と通常のトランジスタＱ２によ
り構成された差動増幅回路に駆動電流を供給し、出力端
子ＴOUT の出力信号レベルに応じて、記憶装置の記憶デ
ータを読み出すことができる。なお、図１に示す回路に
より、記憶用トランジスタＱ１がブレイクダウン状態に
あるか否かにより、データの“０”または“１”の何れ
かを記憶することができ、一ビットのデータを格納可能
である。
【００２２】ここで、説明を便利にするため、データ
“０”をローレベルに対応させ、データ“１”をハイレ
ベルに対応させ、回路の動作を説明する。まず、データ
“１”を記憶することについて説明する。データ“１”
を記憶する場合、書き込み時に入力端子ＴINは開放状態
に保持したままで、記憶用トランジスタＱ１がなんのダ
メージも受けることなく、電流増幅率ｈfeは低下するこ
となく、通常のトランジスタとして動作する。
“０”をローレベルに対応させ、データ“１”をハイレ
ベルに対応させ、回路の動作を説明する。まず、データ
“１”を記憶することについて説明する。データ“１”
を記憶する場合、書き込み時に入力端子ＴINは開放状態
に保持したままで、記憶用トランジスタＱ１がなんのダ
メージも受けることなく、電流増幅率ｈfeは低下するこ
となく、通常のトランジスタとして動作する。
【００２３】読み出し時に、差動増幅回路を構成してい
るトランジスタＱ１，Ｑ２の特性が同じく、且つこれら
のトランジスタのベースが同じ電位に保持されているの
で、トランジスタＱ１，Ｑ２のコレクタ電流が等しくな
る。ここで、説明を明瞭にするためにトランジスタＱ
１，Ｑ２の電流増幅率ｈfeがともに４９であり、且つ、
記憶用トランジスタＱ１がブレイクダウン後の電流増幅
率ｈfeが４まで低下してしまうものと仮定する。電流源
ＩＳの供給する電流値を２Ｉ0 として、且つＩ0は図４
に示す電流Ｉ0 に等しいものとする。
るトランジスタＱ１，Ｑ２の特性が同じく、且つこれら
のトランジスタのベースが同じ電位に保持されているの
で、トランジスタＱ１，Ｑ２のコレクタ電流が等しくな
る。ここで、説明を明瞭にするためにトランジスタＱ
１，Ｑ２の電流増幅率ｈfeがともに４９であり、且つ、
記憶用トランジスタＱ１がブレイクダウン後の電流増幅
率ｈfeが４まで低下してしまうものと仮定する。電流源
ＩＳの供給する電流値を２Ｉ0 として、且つＩ0は図４
に示す電流Ｉ0 に等しいものとする。
【００２４】これらの条件に基づき、読み出し時にトラ
ンジスタＱ１とＱ２のコレクタ電流は等しく、ともに４
９／５０Ｉ0 である。これらの電流は、電流比較回路１
０にの入力端子ＩＮ１，ＩＮ２に入力され、電流比較回
路１０においてトランジスタＱ５，Ｑ６からなる能動負
荷に入力される。電流比較回路１０においては、トラン
ジスタＱ５とＱ６のエミッタサイズの比率に差異を設け
て用いるが、ここでは、１：１．１という比率をつけた
として説明を続ける。これにより、トランジスタＱ７に
はベース電流が流れなくなる。
ンジスタＱ１とＱ２のコレクタ電流は等しく、ともに４
９／５０Ｉ0 である。これらの電流は、電流比較回路１
０にの入力端子ＩＮ１，ＩＮ２に入力され、電流比較回
路１０においてトランジスタＱ５，Ｑ６からなる能動負
荷に入力される。電流比較回路１０においては、トラン
ジスタＱ５とＱ６のエミッタサイズの比率に差異を設け
て用いるが、ここでは、１：１．１という比率をつけた
として説明を続ける。これにより、トランジスタＱ７に
はベース電流が流れなくなる。
【００２５】なお、ここで、エミッタサイズ比は１：
１．１に限定するものではないが、必要条件として、ト
ランジスタＱ５のエミッタサイズをトランジスタＱ６の
エミッタサイズより小さく設定しなければならない。即
ち、トランジスタＱ５，Ｑ６のエミッタサイズは、次式
を満たす必要がある。
１．１に限定するものではないが、必要条件として、ト
ランジスタＱ５のエミッタサイズをトランジスタＱ６の
エミッタサイズより小さく設定しなければならない。即
ち、トランジスタＱ５，Ｑ６のエミッタサイズは、次式
を満たす必要がある。
【００２６】
【数１】 ＳEM(Q5)＜ＳEM(Q6) …（１） ここで、ＳEM(Q5)，ＳEM(Q6)はそれぞれトランジスタＱ
５，Ｑ６のエミッタサイズを示している。
５，Ｑ６のエミッタサイズを示している。
【００２７】トランジスタＱ７のベース電流がなくなる
と、トランジスタＱ７のコレクタ電流もなくなり、電流
比較回路１０の出力端子Ｑは接地電位ＧＮＤに保持され
る。これに応じてトランジスタＱ３とＱ４のベース電位
がともに接地電位ＧＮＤに保持されるので、これらのト
ランジスタがオフ状態に設定されている。このため、出
力端子ＴOUT はハイレベル、例えば、出力電源電圧ＶH
レベルに保持される。また、トランジスタＱ３のコレク
タがフローティング状態にあり、記憶用トランジスタＱ
１のベース電位に影響を与えることなく、記憶データが
そのまま保持される。
と、トランジスタＱ７のコレクタ電流もなくなり、電流
比較回路１０の出力端子Ｑは接地電位ＧＮＤに保持され
る。これに応じてトランジスタＱ３とＱ４のベース電位
がともに接地電位ＧＮＤに保持されるので、これらのト
ランジスタがオフ状態に設定されている。このため、出
力端子ＴOUT はハイレベル、例えば、出力電源電圧ＶH
レベルに保持される。また、トランジスタＱ３のコレク
タがフローティング状態にあり、記憶用トランジスタＱ
１のベース電位に影響を与えることなく、記憶データが
そのまま保持される。
【００２８】上述のように、データ“１”を記憶した場
合に、読み出し時に出力端子ＴOUTはハイレベルに保持
され、即ち、データ“１”に対応した出力信号が記憶装
置により出力される。
合に、読み出し時に出力端子ＴOUTはハイレベルに保持
され、即ち、データ“１”に対応した出力信号が記憶装
置により出力される。
【００２９】次に、データ“０”を記憶することについ
て説明する。データ“０”を記憶する場合、書き込み時
に入力端子ＴINがローレベル、例えば、接地電位ＧＮＤ
に保持される。このとき、記憶用トランジスタＱ１のベ
ース−エミッタ間にブレイクダウンを起こすために電圧
源ＶＳの電圧値ＶC は次式を満たす必要がある。
て説明する。データ“０”を記憶する場合、書き込み時
に入力端子ＴINがローレベル、例えば、接地電位ＧＮＤ
に保持される。このとき、記憶用トランジスタＱ１のベ
ース−エミッタ間にブレイクダウンを起こすために電圧
源ＶＳの電圧値ＶC は次式を満たす必要がある。
【００３０】
【数２】 ＶC ＞ＶBE(Q2)＋ＶBK(Q1) …（２）
【００３１】ここで、ＶBE(Q2)はトランジスタＱ２のベ
ース−エミッタ間電圧降下、ＶBK(Q1)はトランジスタＱ
１のベース−エミッタ間ブレイクダウン電圧である。
ース−エミッタ間電圧降下、ＶBK(Q1)はトランジスタＱ
１のベース−エミッタ間ブレイクダウン電圧である。
【００３２】さらに、図１に示す回路において、抵抗素
子Ｒ１は入力端子ＴINの入力抵抗である。また、抵抗素
子Ｒ２はトランジスタＱ１とＱ２のベース電流によるオ
フセットを低減するための抵抗なので、ここで、抵抗素
子Ｒ１とＲ２の抵抗値が一致することが望ましい。
子Ｒ１は入力端子ＴINの入力抵抗である。また、抵抗素
子Ｒ２はトランジスタＱ１とＱ２のベース電流によるオ
フセットを低減するための抵抗なので、ここで、抵抗素
子Ｒ１とＲ２の抵抗値が一致することが望ましい。
【００３３】上述した式（１）を満足するバイアス電圧
ＶC を電圧源ＶＳにより供給することによって、入力端
子ＴINを接地電位ＧＮＤに保持して書き込みを行なうこ
とにより、記憶用トランジスタＱ１のベース−エミッタ
間にブレイクダウンが発生し、トランジスタＱ１の電流
増幅率ｈfeは低下する。例えば、ここでは、トランジス
タＱ１は通常のバイアス状態において、電流増幅率ｈfe
は４とする。
ＶC を電圧源ＶＳにより供給することによって、入力端
子ＴINを接地電位ＧＮＤに保持して書き込みを行なうこ
とにより、記憶用トランジスタＱ１のベース−エミッタ
間にブレイクダウンが発生し、トランジスタＱ１の電流
増幅率ｈfeは低下する。例えば、ここでは、トランジス
タＱ１は通常のバイアス状態において、電流増幅率ｈfe
は４とする。
【００３４】書き込み終了後、入力端子ＴINは開放状態
に保持される。読み出し時に、トランジスタＱ１のコレ
クタ電流は４／５Ｉ0 、トランジスタＱ２のコレクタ電
流は４９／５０Ｉ0 にそれぞれ設定されている。これら
のトランジスタのコレクタ電流が電流比較回路１０の入
力端子ＩＮ１，ＩＮ２に入力され、電流比較回路１０に
おいてトランジスタＱ５，Ｑ６からなる能動負荷に入力
される。ここで、トランジスタＱ１のコレクタ電流は
１．１倍されるが、（４／５Ｉ0×１．１＝４４／５０
Ｉ0 ）なので、トランジスタＱ２のコレクタ電流４９／
５０Ｉ0 より低い。
に保持される。読み出し時に、トランジスタＱ１のコレ
クタ電流は４／５Ｉ0 、トランジスタＱ２のコレクタ電
流は４９／５０Ｉ0 にそれぞれ設定されている。これら
のトランジスタのコレクタ電流が電流比較回路１０の入
力端子ＩＮ１，ＩＮ２に入力され、電流比較回路１０に
おいてトランジスタＱ５，Ｑ６からなる能動負荷に入力
される。ここで、トランジスタＱ１のコレクタ電流は
１．１倍されるが、（４／５Ｉ0×１．１＝４４／５０
Ｉ0 ）なので、トランジスタＱ２のコレクタ電流４９／
５０Ｉ0 より低い。
【００３５】なお、ここで、トランジスタＱ５とＱ６の
エミッタサイズ比は、１：１．１に限定するものではな
く、必要条件は次式に示す通りである。
エミッタサイズ比は、１：１．１に限定するものではな
く、必要条件は次式に示す通りである。
【００３６】
【数３】 ここで、ｈfe(n) は通常のトランジスタの電流増幅率、
ｈfe(b) はブレイクダウンしたトランジスタの電流増幅
率をそれぞれ示している。
ｈfe(b) はブレイクダウンしたトランジスタの電流増幅
率をそれぞれ示している。
【００３７】式（１）および式（３）によって、次式が
得られる。
得られる。
【数４】
【００３８】式（４）は、電流比較回路１０におけるト
ランジスタＱ５，Ｑ６のエミッタサイズおよび記憶用ト
ランジスタＱ１の通常とブレイクダウンした場合の電流
増幅率の満たすべき条件を示している。なお、記憶用ト
ランジスタＱ１とともに差動増幅回路を構成していうト
ランジスタＱ２の電流増幅率は、記憶用トランジスタＱ
１の通常時の電流増幅率と同じであるとする。
ランジスタＱ５，Ｑ６のエミッタサイズおよび記憶用ト
ランジスタＱ１の通常とブレイクダウンした場合の電流
増幅率の満たすべき条件を示している。なお、記憶用ト
ランジスタＱ１とともに差動増幅回路を構成していうト
ランジスタＱ２の電流増幅率は、記憶用トランジスタＱ
１の通常時の電流増幅率と同じであるとする。
【００３９】本説明に用いた条件下では、式（４）によ
り、トランジスタＱ６，Ｑ５のエミッタサイズ比ｘは、
次式を満足する。
り、トランジスタＱ６，Ｑ５のエミッタサイズ比ｘは、
次式を満足する。
【数５】 １＜ｘ＜１．２３ …（５）
【００４０】よって、本実施形態では、トランジスタＱ
６，Ｑ５のエミッタサイズ比を式（５）に示す中間の値
をとって、１：１．１とした。
６，Ｑ５のエミッタサイズ比を式（５）に示す中間の値
をとって、１：１．１とした。
【００４１】上述した条件を満たした場合に、読み出し
時にトランジスタＱ７のベースに電流が供給され、その
コレクタに電流が流れる。これによって、抵抗素子Ｒ４
に電圧が発生し、トランジスタＱ３，Ｑ４がともにオン
状態に設定される。
時にトランジスタＱ７のベースに電流が供給され、その
コレクタに電流が流れる。これによって、抵抗素子Ｒ４
に電圧が発生し、トランジスタＱ３，Ｑ４がともにオン
状態に設定される。
【００４２】トランジスタＱ４がオン状態にあると、出
力端子ＴOUT は、トランジスタＱ４の飽和電圧Ｖ
CESAT(Q4) に保持される。なお、トランジスタＱ４の飽
和電圧ＶCESAT(Q4) は通常低い電圧、例えば、０．１〜
０．３Ｖにあるので、出力端子ＴOUT は接地電位ＧＮＤ
に近いローレベルとなる。
力端子ＴOUT は、トランジスタＱ４の飽和電圧Ｖ
CESAT(Q4) に保持される。なお、トランジスタＱ４の飽
和電圧ＶCESAT(Q4) は通常低い電圧、例えば、０．１〜
０．３Ｖにあるので、出力端子ＴOUT は接地電位ＧＮＤ
に近いローレベルとなる。
【００４３】さらに、トランジスタＱ３がオン状態にあ
ると、そのコレクタ、即ちトランジスタＱ１のベース電
位が、トランジスタＱ３の飽和電圧ＶCESAT(Q3) に保持
される。このため、トランジスタＱ１のエミッタ−ベー
ス間の電圧ＶEB(Q1)は、次式により与えられる。
ると、そのコレクタ、即ちトランジスタＱ１のベース電
位が、トランジスタＱ３の飽和電圧ＶCESAT(Q3) に保持
される。このため、トランジスタＱ１のエミッタ−ベー
ス間の電圧ＶEB(Q1)は、次式により与えられる。
【００４４】
【数６】 ＶEB(Q1)＝ＶC −ＶBE(Q2)−ＶCESAT(Q3) …（６）
【００４５】ここで、ＶEB(Q1)＞ＶBK(Q1)であれば、ト
ランジスタＱ１は常時ブレイクダウン状態となり、正常
なバイアス状態にならないので、時間が経過とともに電
流増幅率ｈfeが回復することなく、書き込みデータ
“０”の保持特性の低下が回避でき、データの信頼性は
向上する。
ランジスタＱ１は常時ブレイクダウン状態となり、正常
なバイアス状態にならないので、時間が経過とともに電
流増幅率ｈfeが回復することなく、書き込みデータ
“０”の保持特性の低下が回避でき、データの信頼性は
向上する。
【００４６】なお、式（２）および式（６）をまとめ
て、電圧源ＶＳにより供給されるバイアス電圧ＶC が満
たすべき条件は、次式により与えられる。
て、電圧源ＶＳにより供給されるバイアス電圧ＶC が満
たすべき条件は、次式により与えられる。
【００４７】
【数７】 ＶC ＞ＶBE(Q2)＋ＶCESAT(Q3) ＋ＶBK(Q1) …（７）
【００４８】即ち、電圧源ＶＳにより、式（７）を満た
すバイアス電圧ＶC を供給することにより、本実施形態
の記憶装置において、回路動作時にデータ“０”が書き
込まれている記憶用トランジスタＱ１において、常にブ
レイクダウン状態に保持され、保持データの劣化が防止
できる。
すバイアス電圧ＶC を供給することにより、本実施形態
の記憶装置において、回路動作時にデータ“０”が書き
込まれている記憶用トランジスタＱ１において、常にブ
レイクダウン状態に保持され、保持データの劣化が防止
できる。
【００４９】以上説明したように、本実施形態によれ
ば、記憶用トランジスタＱ１とトランジスタＱ２によ
り、差動増幅回路を構成し、これらのトランジスタのコ
レクタ電流を電流比較回路１０により比較し、比較結果
に応じた信号を出力端子ＯＵＴに出力し、これに応じて
トランジスタＱ３，Ｑ４のオン／オフ状態を制御する。
通常の状態では、読み出し時に出力端子ＴOUT がハイレ
ベルＶH に保持され、入力端子ＴINを接地電位ＧＮＤに
保持して書き込みを行なうことによって、トランジスタ
Ｑ１をブレイクダウン状態に設定し、入力端子ＴINを開
放状態に保持して読み出しを行なうとき、トランジスタ
Ｑ１の電流増幅率の低下により、トランジスタＱ３，Ｑ
４がオン状態に保持され、出力端子ＴOUT がローレベル
に保持され、且つトランジスタＱ１のブレイクダウン状
態が維持されるので、書き込みデータの信頼性の向上が
図れる。
ば、記憶用トランジスタＱ１とトランジスタＱ２によ
り、差動増幅回路を構成し、これらのトランジスタのコ
レクタ電流を電流比較回路１０により比較し、比較結果
に応じた信号を出力端子ＯＵＴに出力し、これに応じて
トランジスタＱ３，Ｑ４のオン／オフ状態を制御する。
通常の状態では、読み出し時に出力端子ＴOUT がハイレ
ベルＶH に保持され、入力端子ＴINを接地電位ＧＮＤに
保持して書き込みを行なうことによって、トランジスタ
Ｑ１をブレイクダウン状態に設定し、入力端子ＴINを開
放状態に保持して読み出しを行なうとき、トランジスタ
Ｑ１の電流増幅率の低下により、トランジスタＱ３，Ｑ
４がオン状態に保持され、出力端子ＴOUT がローレベル
に保持され、且つトランジスタＱ１のブレイクダウン状
態が維持されるので、書き込みデータの信頼性の向上が
図れる。
【００５０】第２実施形態 図３は本発明に係る半導体記憶装置の第２の実施形態を
示す回路図である。図示のように、本実施形態の半導体
記憶装置は、図２に示す第１の実施形態とほぼ同じ構成
を有しており、記憶用トランジスタＱ１とトランジスタ
Ｑ２により、差動増幅回路が構成されている。トランジ
スタＱ５，Ｑ６，Ｑ７および抵抗素子Ｒ３，Ｒ４によ
り、差動増幅回路を構成するトランジスタＱ１，Ｑ２の
コレクタ電流を比較する電流比較回路１０ａが構成され
る。
示す回路図である。図示のように、本実施形態の半導体
記憶装置は、図２に示す第１の実施形態とほぼ同じ構成
を有しており、記憶用トランジスタＱ１とトランジスタ
Ｑ２により、差動増幅回路が構成されている。トランジ
スタＱ５，Ｑ６，Ｑ７および抵抗素子Ｒ３，Ｒ４によ
り、差動増幅回路を構成するトランジスタＱ１，Ｑ２の
コレクタ電流を比較する電流比較回路１０ａが構成され
る。
【００５１】図３においては、回路の同じ構成部分に第
１の実施形態を示す図１および図２と同じ符号を付して
表記する。以下、本実施形態と前述した第１の実施形態
の異なる部分について説明し、第１の実施形態と同様な
部分について説明を省略する。ここでは、本実施形態を
構成するトランジスタＱ１，Ｑ２の電流増幅率およびト
ランジスタＱ５，Ｑ６のエミッタサイズ比などの諸条件
は、第１の実施形態の対応する各トランジスタと同じで
あると仮定する。
１の実施形態を示す図１および図２と同じ符号を付して
表記する。以下、本実施形態と前述した第１の実施形態
の異なる部分について説明し、第１の実施形態と同様な
部分について説明を省略する。ここでは、本実施形態を
構成するトランジスタＱ１，Ｑ２の電流増幅率およびト
ランジスタＱ５，Ｑ６のエミッタサイズ比などの諸条件
は、第１の実施形態の対応する各トランジスタと同じで
あると仮定する。
【００５２】図３に示すように、トランジスタＱ７のコ
レクタは、抵抗素子Ｒ４を介してトランジスタトランジ
スタＱ３，Ｑ４のベースにそれぞれ接続されている。こ
れに対して、図１または図２に示す本発明の第１の実施
形態においては、トランジスタＱ７のコレクタが直接ト
ランジスタトランジスタＱ３，Ｑ４のベースに接続され
ている。
レクタは、抵抗素子Ｒ４を介してトランジスタトランジ
スタＱ３，Ｑ４のベースにそれぞれ接続されている。こ
れに対して、図１または図２に示す本発明の第１の実施
形態においては、トランジスタＱ７のコレクタが直接ト
ランジスタトランジスタＱ３，Ｑ４のベースに接続され
ている。
【００５３】この結果、本実施形態では、抵抗素子Ｒ４
を付加することにより、トランジスタＱ３およびＱ４の
ベース駆動電流を制限する効果が得られる。図３におい
て、抵抗素子Ｒ３に生じた電圧降下、即ち、ノードＮＤ
１の電位は、トランジスタＱ３およびＱ４ベースバイア
ス電圧をなす。上述した点を除けば、本実施形態の他の
構成部分は、第１の実施形態とほぼ同じである。
を付加することにより、トランジスタＱ３およびＱ４の
ベース駆動電流を制限する効果が得られる。図３におい
て、抵抗素子Ｒ３に生じた電圧降下、即ち、ノードＮＤ
１の電位は、トランジスタＱ３およびＱ４ベースバイア
ス電圧をなす。上述した点を除けば、本実施形態の他の
構成部分は、第１の実施形態とほぼ同じである。
【００５４】このため、図３に示す本実施形態の記憶装
置は、第１の実施形態とほぼ同じ動作特性を有する。以
下、図３を参照しつつ、本実施形態の記憶装置の動作に
ついて簡単に説明する。書き込み時に、入力端子ＴINが
開放状態に保持されている場合、記憶用トランジスタＱ
１のベース−エミッタ間にブレイクダウンが発生せず、
トランジスタＱ１の電流増幅率は、トランジスタＱ２と
同じく保持される。この状態において、読み出し時に、
電流比較回路を構成するトランジスタＱ７のベースに電
流が流れず、トランジスタＱ７オフ状態に保持される。
これによって、ノードＮＤ１の電位が接地電位ＧＮＤに
保持され、これに応じてトランジスタＱ３，Ｑ４がとも
にオフ状態に保持されるので、出力端子ＴOUTにハイレ
ベルＶH の信号が出力される。
置は、第１の実施形態とほぼ同じ動作特性を有する。以
下、図３を参照しつつ、本実施形態の記憶装置の動作に
ついて簡単に説明する。書き込み時に、入力端子ＴINが
開放状態に保持されている場合、記憶用トランジスタＱ
１のベース−エミッタ間にブレイクダウンが発生せず、
トランジスタＱ１の電流増幅率は、トランジスタＱ２と
同じく保持される。この状態において、読み出し時に、
電流比較回路を構成するトランジスタＱ７のベースに電
流が流れず、トランジスタＱ７オフ状態に保持される。
これによって、ノードＮＤ１の電位が接地電位ＧＮＤに
保持され、これに応じてトランジスタＱ３，Ｑ４がとも
にオフ状態に保持されるので、出力端子ＴOUTにハイレ
ベルＶH の信号が出力される。
【００５５】一方、書き込み時に入力端子ＴINをローレ
ベル、例えば、接地電位ＧＮＤレベルに保持することに
より、記憶用トランジスタＱ１のベース−エミッタ間に
当該ベース−エミッタの耐圧以上の逆バイアス電圧が印
加されるので、トランジスタＱ１はブレイクダウン状態
になり、トランジスタＱ１の電流増幅率が通常に較べて
低下する。
ベル、例えば、接地電位ＧＮＤレベルに保持することに
より、記憶用トランジスタＱ１のベース−エミッタ間に
当該ベース−エミッタの耐圧以上の逆バイアス電圧が印
加されるので、トランジスタＱ１はブレイクダウン状態
になり、トランジスタＱ１の電流増幅率が通常に較べて
低下する。
【００５６】この状態において、読み出し時にトランジ
スタＱ１のコレクタ電流がトランジスタＱ２より低くな
り、これに応じてトランジスタＱ７のベースに電流が供
給され、トランジスタＱ７がオン状態に保持される。こ
のため、ノードＮＤ１の電位が高いレベルに保持され、
トランジスタＱ３，Ｑ４がオン状態に設定されるので、
出力端子ＴOUT はトランジスタＱ４の飽和電圧程度に保
持され、即ち、ローレベルに保持される。
スタＱ１のコレクタ電流がトランジスタＱ２より低くな
り、これに応じてトランジスタＱ７のベースに電流が供
給され、トランジスタＱ７がオン状態に保持される。こ
のため、ノードＮＤ１の電位が高いレベルに保持され、
トランジスタＱ３，Ｑ４がオン状態に設定されるので、
出力端子ＴOUT はトランジスタＱ４の飽和電圧程度に保
持され、即ち、ローレベルに保持される。
【００５７】また、トランジスタＱ３のコレクタ、即
ち、トランジスタＱ１のベースもトランジスタＱ３の飽
和電圧である低いレベルに保持されているので、トラン
ジスタＱ１のベース−エミッタ間に逆のバイアス電圧が
印加され、トランジスタＱ１のブレイクダウン状態が維
持され、データ保持特性の向上が図れる。
ち、トランジスタＱ１のベースもトランジスタＱ３の飽
和電圧である低いレベルに保持されているので、トラン
ジスタＱ１のベース−エミッタ間に逆のバイアス電圧が
印加され、トランジスタＱ１のブレイクダウン状態が維
持され、データ保持特性の向上が図れる。
【００５８】
【発明の効果】以上説明したように、本発明の半導体記
憶装置によれば、トランジスタのベース−エミッタ間の
ブレイクダウンによる電流増幅率の劣化を用いた場合、
記憶データの保持特性の向上が図れ、データの信頼性を
改善できる利点がある。さらに、本発明の半導体記憶装
置を用いることにより、アナログ回路とその動作を制御
するために必要な記憶装置を純粋なバイポーラプロセス
によって、一つのチップ上に形成することができ、ＩＣ
チップの高集積化を実現できる。
憶装置によれば、トランジスタのベース−エミッタ間の
ブレイクダウンによる電流増幅率の劣化を用いた場合、
記憶データの保持特性の向上が図れ、データの信頼性を
改善できる利点がある。さらに、本発明の半導体記憶装
置を用いることにより、アナログ回路とその動作を制御
するために必要な記憶装置を純粋なバイポーラプロセス
によって、一つのチップ上に形成することができ、ＩＣ
チップの高集積化を実現できる。
【図１】本発明に係る半導体記憶装置の第１の実施形態
を示す回路図である。
を示す回路図である。
【図２】第１の実施形態の電流比較回路の回路図であ
る。
る。
【図３】本発明に係る半導体記憶装置の第２の実施形態
を示す回路図である。
を示す回路図である。
【図４】通常のトランジスタおよびブレイクダウンした
トランジスタの電流増幅特性を示すグラフである。
トランジスタの電流増幅特性を示すグラフである。
【符号の説明】 １０…電流比較回路、Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，
Ｑ６，Ｑ７…トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，
Ｒ５…抵抗素子、ＩＳ…電流源、ＶＳ…電圧源、ＶCC…
電源電圧、ＧＮＤ…接地電位。
Ｑ６，Ｑ７…トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，
Ｒ５…抵抗素子、ＩＳ…電流源、ＶＳ…電圧源、ＶCC…
電源電圧、ＧＮＤ…接地電位。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年１０月７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図４はブレイクダウンによるトランジスタ
の特性の変化を示すグラフである。ここで、バイポーラ
トランジスタの電流増幅率をｈfeをとし、コレクタ電流
をＩC とすると、図４は通常のトランジスタおよびベー
ス−エミッタ間をブレイクダウンさせた後のトランジス
タのｈfe−ＩC 特性を示している。図４の曲線Ａは、通
常のトランジスタのｈfe−ＩC 特性、曲線Ｂは、ブレイ
クダウンしたトランジスタのｈfe−ＩC 特性をそれぞれ
示している。
の特性の変化を示すグラフである。ここで、バイポーラ
トランジスタの電流増幅率をｈfeをとし、コレクタ電流
をＩC とすると、図４は通常のトランジスタおよびベー
ス−エミッタ間をブレイクダウンさせた後のトランジス
タのｈfe−ＩC 特性を示している。図４の曲線Ａは、通
常のトランジスタのｈfe−ＩC 特性、曲線Ｂは、ブレイ
クダウンしたトランジスタのｈfe−ＩC 特性をそれぞれ
示している。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正内容】
【００３７】式（１）および式（３）によって、次式が
得られる。
得られる。
【数４】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正内容】
【００３８】式（４）は、電流比較回路１０におけるト
ランジスタＱ５，Ｑ６のエミッタサイズおよび記憶用ト
ランジスタＱ１の通常とブレイクダウンした場合の電流
増幅率の満たすべき条件を示している。なお、記憶用ト
ランジスタＱ１とともに差動増幅回路を構成しているト
ランジスタＱ２の電流増幅率は、記憶用トランジスタＱ
１の通常時の電流増幅率と同じであるとする。
ランジスタＱ５，Ｑ６のエミッタサイズおよび記憶用ト
ランジスタＱ１の通常とブレイクダウンした場合の電流
増幅率の満たすべき条件を示している。なお、記憶用ト
ランジスタＱ１とともに差動増幅回路を構成しているト
ランジスタＱ２の電流増幅率は、記憶用トランジスタＱ
１の通常時の電流増幅率と同じであるとする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正内容】
【００５２】図３に示すように、トランジスタＱ７のコ
レクタは、抵抗素子Ｒ４を介してトランジスタＱ３，Ｑ
４のベースにそれぞれ接続されている。これに対して、
図１または図２に示す本発明の第１の実施形態において
は、トランジスタＱ７のコレクタが直接トランジスタＱ
３，Ｑ４のベースに接続されている。
レクタは、抵抗素子Ｒ４を介してトランジスタＱ３，Ｑ
４のベースにそれぞれ接続されている。これに対して、
図１または図２に示す本発明の第１の実施形態において
は、トランジスタＱ７のコレクタが直接トランジスタＱ
３，Ｑ４のベースに接続されている。
Claims (5)
- 【請求項１】記憶データに応じてベース−エミッタ間に
当該ベース−エミッタ間の耐圧以上の逆バイアス電圧が
印加された記憶用トランジスタと、 上記逆バイアス電圧が印加された上記記憶用トランジス
タのコレクタ電流から、当該記憶用トランジスタが逆バ
イアス電圧印加前の電流増幅率より低下しているか否か
を判別する判別手段と、 上記判別手段で電流増幅率が低下していると判別した場
合に、上記記憶用トランジスタのベース電位を逆バイア
ス電圧印加後における当該トランジスタの電流増幅率状
態と等価な状態に維持可能な電位に設定するバイアス手
段とを有する半導体記憶装置。 - 【請求項２】記憶データに応じてベース−エミッタ間に
当該ベース−エミッタ間の耐圧以上の逆バイアス電圧が
印加された第１のトランジスタと、 エミッタが上記第１のトランジスタのエミッタに接続さ
れ、その接続点が電流源回路に接続され、上記第１のト
ランジスタと差動増幅回路を構成する第２のトランジス
タと、 上記差動増幅回路を構成する上記第１と第２のトランジ
スタのベースを所定の電位に保持するバイアス手段と、 上記第１と第２のトランジスタのコレクタ電流を比較
し、比較結果に応じた信号を出力する電流比較手段と、 一方の端子が上記第１のトランジスタのベースに接続さ
れ、他方の端子が所定の電位に接続され、上記電流比較
手段の出力信号に応じてオン／オフ状態が制御されてい
るスイッチング素子とを有する半導体記憶装置。 - 【請求項３】上記バイアス手段は、所定のバイアス電圧
を供給するバイアス電圧供給手段と、 上記差動増幅回路を構成する上記第１のトランジスタの
ベースと上記バイアス電圧供給手段との間に接続されて
いる第１の抵抗素子と、 上記差動増幅回路を構成する上記第２のトランジスタの
ベースと上記バイアス電圧供給手段との間に接続されて
いる第２の抵抗素子とを有する請求項２記載の半導体記
憶装置。 - 【請求項４】上記電流比較手段は、カレントミラー回路
を有する請求項２記載の半導体記憶装置。 - 【請求項５】上記スイッチング素子は、コレクタが上記
第１のトランジスタのベースに接続され、エミッタが上
記所定の電位に接続され、ベースに上記電流比較回路の
出力信号に応じた信号が印加されているトランジスタに
より構成されている請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230038A JPH1166865A (ja) | 1997-08-26 | 1997-08-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9230038A JPH1166865A (ja) | 1997-08-26 | 1997-08-26 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166865A true JPH1166865A (ja) | 1999-03-09 |
Family
ID=16901600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9230038A Pending JPH1166865A (ja) | 1997-08-26 | 1997-08-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1166865A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0535245A1 (en) * | 1991-04-19 | 1993-04-07 | Nippon Steel Corporation | Twin-roll thin sheet continuous casting method and apparatus therefor |
-
1997
- 1997-08-26 JP JP9230038A patent/JPH1166865A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0535245A1 (en) * | 1991-04-19 | 1993-04-07 | Nippon Steel Corporation | Twin-roll thin sheet continuous casting method and apparatus therefor |
| US5350009A (en) * | 1991-04-19 | 1994-09-27 | Nippon Steel Corporation | Twin roll-type sheet continuous casting method and apparatus |
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