JPH10224165A - プッシュプル出力回路 - Google Patents
プッシュプル出力回路Info
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- JPH10224165A JPH10224165A JP2289597A JP2289597A JPH10224165A JP H10224165 A JPH10224165 A JP H10224165A JP 2289597 A JP2289597 A JP 2289597A JP 2289597 A JP2289597 A JP 2289597A JP H10224165 A JPH10224165 A JP H10224165A
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Abstract
(57)【要約】
【課題】 オペアンプの出力段等を構成するプッシュプ
ル出力回路を、出力停止時に出力端子をオープン状態
（高インピーダンス）に保持できるようにする。 【解決手段】 オペアンプ等に使用されるプッシュプル
出力回路を、信号出力用のＮＰＮトランジスタＴｒ１及
びＰＮＰトランジスタＴｒ２と、これら各トランジスタ
のベース−エミッタ間に設けられた抵抗器Ｒ１，Ｒ２
と、各トランジスタのベース間に設けられたダイオード
Ｄ１，Ｄ２と、バイアス電流供給用の定電流回路６ａ，
６ｂと、外部から出力停止信号が入力されると信号入力
を遮断すると共に定電流回路６ａ，６ｂの動作を停止さ
せる出力停止回路４とから構成する。このように構成さ
れたプッシュプル出力回路では、出力停止時に各トラン
ジスタＴｒ１，Ｔｒ２のベース−エミッタ間が抵抗器Ｒ
１，Ｒ２により同電位に保持されるため、外部負荷から
の信号の回り込みによりトランジスタＴｒ１，Ｔｒ２が
ブレークダウンすることはなく、出力のオープン状態を
確実に保持できる。
ル出力回路を、出力停止時に出力端子をオープン状態
（高インピーダンス）に保持できるようにする。 【解決手段】 オペアンプ等に使用されるプッシュプル
出力回路を、信号出力用のＮＰＮトランジスタＴｒ１及
びＰＮＰトランジスタＴｒ２と、これら各トランジスタ
のベース−エミッタ間に設けられた抵抗器Ｒ１，Ｒ２
と、各トランジスタのベース間に設けられたダイオード
Ｄ１，Ｄ２と、バイアス電流供給用の定電流回路６ａ，
６ｂと、外部から出力停止信号が入力されると信号入力
を遮断すると共に定電流回路６ａ，６ｂの動作を停止さ
せる出力停止回路４とから構成する。このように構成さ
れたプッシュプル出力回路では、出力停止時に各トラン
ジスタＴｒ１，Ｔｒ２のベース−エミッタ間が抵抗器Ｒ
１，Ｒ２により同電位に保持されるため、外部負荷から
の信号の回り込みによりトランジスタＴｒ１，Ｔｒ２が
ブレークダウンすることはなく、出力のオープン状態を
確実に保持できる。
Description
【０００１】
【発明の属する技術分野】本発明は、オペアンプ（演算
増幅器）の出力段等に設けられるプッシュプル出力回路
に関し、特に信号の出力停止時に出力をオープン状態に
するのに好適なプッシュプル出力回路に関する。
増幅器）の出力段等に設けられるプッシュプル出力回路
に関し、特に信号の出力停止時に出力をオープン状態に
するのに好適なプッシュプル出力回路に関する。
【０００２】
【従来の技術】オペアンプは、例えば図４に示すよう
に、入力段に差動増幅器５０を備え、次段に差動増幅器
５０からの出力を増幅する共通エミッタ増幅器６０を備
える。また、オペアンプは、共通エミッタ増幅器６０か
らの出力を外部負荷に印加するために、通常、出力段
に、ＮＰＮトランジスタとＰＮＰトランジスタとからな
るプッシュプル出力回路（図示せず）を備える。
に、入力段に差動増幅器５０を備え、次段に差動増幅器
５０からの出力を増幅する共通エミッタ増幅器６０を備
える。また、オペアンプは、共通エミッタ増幅器６０か
らの出力を外部負荷に印加するために、通常、出力段
に、ＮＰＮトランジスタとＰＮＰトランジスタとからな
るプッシュプル出力回路（図示せず）を備える。
【０００３】ところで、オペアンプの出力段に設けられ
るプッシュプル出力回路は、出力インピーダンスが小さ
いことから、オペアンプの動作を停止させた場合に、オ
ペアンプの出力端子に接続された外部負荷からオペアン
プに電流が流れ込み、外部負荷の動作に影響を与えてし
まうといったことがあった。
るプッシュプル出力回路は、出力インピーダンスが小さ
いことから、オペアンプの動作を停止させた場合に、オ
ペアンプの出力端子に接続された外部負荷からオペアン
プに電流が流れ込み、外部負荷の動作に影響を与えてし
まうといったことがあった。
【０００４】例えば、外部負荷の動作状態を検出するた
めに、外部負荷の動作電圧等を制御するオペアンプの動
作を一時的に停止させて、外部負荷の抵抗等を検出しよ
うとする場合、オペアンプの出力インピーダンスが大き
く、出力が完全にオープン状態になっていれば、外部負
荷の状態を問題なく検出できるが、従来のオペアンプで
は、出力インピーダンスが低いことから、外部負荷をオ
ペアンプに接続した状態でその状態を検出することがで
きない。
めに、外部負荷の動作電圧等を制御するオペアンプの動
作を一時的に停止させて、外部負荷の抵抗等を検出しよ
うとする場合、オペアンプの出力インピーダンスが大き
く、出力が完全にオープン状態になっていれば、外部負
荷の状態を問題なく検出できるが、従来のオペアンプで
は、出力インピーダンスが低いことから、外部負荷をオ
ペアンプに接続した状態でその状態を検出することがで
きない。
【０００５】このため、従来では、オペアンプの信号出
力経路にアナログスイッチを設け、アナログスイッチを
ＯＦＦすることにより、オペアンプと外部負荷とを完全
に遮断できるようにしていた。なお、図４に示すオペア
ンプは、直流電源の高電位側に接続された電源端子と、
直流電源の低電位側に接続された接地端子（ＧＮＤ）と
を備え、これら各端子間に直流電源から供給される電源
電圧Ｖｂにより動作するものである。
力経路にアナログスイッチを設け、アナログスイッチを
ＯＦＦすることにより、オペアンプと外部負荷とを完全
に遮断できるようにしていた。なお、図４に示すオペア
ンプは、直流電源の高電位側に接続された電源端子と、
直流電源の低電位側に接続された接地端子（ＧＮＤ）と
を備え、これら各端子間に直流電源から供給される電源
電圧Ｖｂにより動作するものである。
【０００６】そして、差動増幅器５０は、エミッタが抵
抗器Ｒ５０を介して電源電圧Ｖｂが印加された電源ライ
ンに接続されると共に、ベースが外部から電流制御用の
制御信号Ｖｃを受ける制御端子に接続されて、５つのコ
レクタから制御信号Ｖｃに対応した定電流を出力するＰ
ＮＰトランジスタＴｒ５０と、ベースが抵抗器Ｒ５１を
介して反転入力端子（−入力）に接続されると共に、エ
ミッタがＰＮＰトランジスタＴｒ５０の第１コレクタに
接続され、コレクタが接地されたＰＮＰトランジスタＴ
ｒ５１と、ベースがＰＮＰトランジスタＴｒ５１のエミ
ッタに接続されると共に、エミッタがＰＮＰトランジス
タＴｒ５０の第２コレクタに接続されたＰＮＰトランジ
スタＴｒ５２と、ベースが抵抗器Ｒ５２を介して非反転
入力端子（＋入力）に接続されると共に、エミッタがＰ
ＮＰトランジスタＴｒ５０の第３コレクタに接続され、
コレクタが接地されたＰＮＰトランジスタＴｒ５３と、
ベースがＰＮＰトランジスタＴｒ５３のエミッタに接続
されると共に、エミッタがＰＮＰトランジスタＴｒ５２
のエミッタと共にＰＮＰトランジスタ５０の第３コレク
タに接続されたＰＮＰトランジスタＴｒ５４と、エミッ
タがＰＮＰトランジスタＴｒ５０の第４コレクタに接続
されると共に、ベースがＰＮＰトランジスタＴｒ５２の
コレクタに接続され、コレクタが接地されたＰＮＰトラ
ンジスタＴｒ５５と、エミッタがＰＮＰトランジスタＴ
ｒ５０の第５コレクタに接続されると共に、ベースがＰ
ＮＰトランジスタＴｒ５４のコレクタに接続され、コレ
クタが接地されたＰＮＰトランジスタＴｒ５６と、コレ
クタがＰＮＰトランジスタＴｒ５２のコレクタ（延いて
はＰＮＰトランジスタＴｒ５５のベース）に接続される
と共に、エミッタがグランドライン（ＧＮＤ）に接続さ
れ、ベースが自己のコレクタに接続されたＮＰＮトラン
ジスタＴｒ５７と、コレクタがＰＮＰトランジスタＴｒ
５４のコレクタ（延いてはＰＮＰトランジスタＴｒ５６
のベース）に接続されると共に、エミッタがグランドラ
イン（ＧＮＤ）に接続され、ベースがＮＰＮトランジス
タＴｒ５７のベースに接続されて、ＮＰＮトランジスタ
Ｔｒ５７と共にカレントミラー回路を構成するＮＰＮト
ランジスタＴｒ５８とから構成されている。
抗器Ｒ５０を介して電源電圧Ｖｂが印加された電源ライ
ンに接続されると共に、ベースが外部から電流制御用の
制御信号Ｖｃを受ける制御端子に接続されて、５つのコ
レクタから制御信号Ｖｃに対応した定電流を出力するＰ
ＮＰトランジスタＴｒ５０と、ベースが抵抗器Ｒ５１を
介して反転入力端子（−入力）に接続されると共に、エ
ミッタがＰＮＰトランジスタＴｒ５０の第１コレクタに
接続され、コレクタが接地されたＰＮＰトランジスタＴ
ｒ５１と、ベースがＰＮＰトランジスタＴｒ５１のエミ
ッタに接続されると共に、エミッタがＰＮＰトランジス
タＴｒ５０の第２コレクタに接続されたＰＮＰトランジ
スタＴｒ５２と、ベースが抵抗器Ｒ５２を介して非反転
入力端子（＋入力）に接続されると共に、エミッタがＰ
ＮＰトランジスタＴｒ５０の第３コレクタに接続され、
コレクタが接地されたＰＮＰトランジスタＴｒ５３と、
ベースがＰＮＰトランジスタＴｒ５３のエミッタに接続
されると共に、エミッタがＰＮＰトランジスタＴｒ５２
のエミッタと共にＰＮＰトランジスタ５０の第３コレク
タに接続されたＰＮＰトランジスタＴｒ５４と、エミッ
タがＰＮＰトランジスタＴｒ５０の第４コレクタに接続
されると共に、ベースがＰＮＰトランジスタＴｒ５２の
コレクタに接続され、コレクタが接地されたＰＮＰトラ
ンジスタＴｒ５５と、エミッタがＰＮＰトランジスタＴ
ｒ５０の第５コレクタに接続されると共に、ベースがＰ
ＮＰトランジスタＴｒ５４のコレクタに接続され、コレ
クタが接地されたＰＮＰトランジスタＴｒ５６と、コレ
クタがＰＮＰトランジスタＴｒ５２のコレクタ（延いて
はＰＮＰトランジスタＴｒ５５のベース）に接続される
と共に、エミッタがグランドライン（ＧＮＤ）に接続さ
れ、ベースが自己のコレクタに接続されたＮＰＮトラン
ジスタＴｒ５７と、コレクタがＰＮＰトランジスタＴｒ
５４のコレクタ（延いてはＰＮＰトランジスタＴｒ５６
のベース）に接続されると共に、エミッタがグランドラ
イン（ＧＮＤ）に接続され、ベースがＮＰＮトランジス
タＴｒ５７のベースに接続されて、ＮＰＮトランジスタ
Ｔｒ５７と共にカレントミラー回路を構成するＮＰＮト
ランジスタＴｒ５８とから構成されている。
【０００７】また、共通エミッタ増幅器６０は、エミッ
タが電源ラインに接続されると共に、ベースが前記ＰＮ
ＰトランジスタＴｒ５０のベースに接続されて、コレク
タから定電流を出力する一対のＰＮＰトランジスタＴｒ
６１，Ｔｒ６２と、ベースが前記ＰＮＰトランジスタ５
６のエミッタに接続されると共に、コレクタがＰＮＰト
ランジスタＴｒ６１のコレクタに接続され、エミッタが
抵抗器Ｒ６１を介してグランドライン（ＧＮＤ）に接続
されたＮＰＮトランジスタＴｒ６３と、ベースがＮＰＮ
トランジスタＴｒ６３のエミッタに接続されると共に、
エミッタがグランドライン（ＧＮＤ）に接続され、更
に、コレクタが、ＰＮＰトランジスタＴｒ６２のコレク
タに接続されると共に、位相補償用のコンデンサＣ６１
を介して前記ＰＮＰトランジスタＴｒ５６のベースに接
続されたＮＰＮトランジスタＴｒ６４と、ＮＰＮトラン
ジスタＴｒ６３のコレクタとグランドライン（ＧＮＤ）
との間にグランドライン（ＧＮＤ）側をカソードとして
直列に接続された一対のダイオードＤ６１，Ｄ６２とか
ら構成されている。
タが電源ラインに接続されると共に、ベースが前記ＰＮ
ＰトランジスタＴｒ５０のベースに接続されて、コレク
タから定電流を出力する一対のＰＮＰトランジスタＴｒ
６１，Ｔｒ６２と、ベースが前記ＰＮＰトランジスタ５
６のエミッタに接続されると共に、コレクタがＰＮＰト
ランジスタＴｒ６１のコレクタに接続され、エミッタが
抵抗器Ｒ６１を介してグランドライン（ＧＮＤ）に接続
されたＮＰＮトランジスタＴｒ６３と、ベースがＮＰＮ
トランジスタＴｒ６３のエミッタに接続されると共に、
エミッタがグランドライン（ＧＮＤ）に接続され、更
に、コレクタが、ＰＮＰトランジスタＴｒ６２のコレク
タに接続されると共に、位相補償用のコンデンサＣ６１
を介して前記ＰＮＰトランジスタＴｒ５６のベースに接
続されたＮＰＮトランジスタＴｒ６４と、ＮＰＮトラン
ジスタＴｒ６３のコレクタとグランドライン（ＧＮＤ）
との間にグランドライン（ＧＮＤ）側をカソードとして
直列に接続された一対のダイオードＤ６１，Ｄ６２とか
ら構成されている。
【０００８】即ち、図４に示すオペアンプは、反転入力
端子（−入力）及び非反転入力端子（＋入力）からの信
号を夫々ダーリントン接続されたＰＮＰトランジスタＴ
ｒ５１，Ｔｒ５２及びＴｒ５３，Ｔｒ５４を介して入力
するよう構成され、しかも、位相補償用のコンデンサＣ
６１を内蔵した周知のものであり、共通エミッタ増幅器
６０の信号出力部となるＮＰＮトランジスタＴｒ６４の
コレクタには、反転入力端子（−入力）及び非反転入力
端子（＋入力）への入力信号の電位差に対応した電圧が
発生することになる。
端子（−入力）及び非反転入力端子（＋入力）からの信
号を夫々ダーリントン接続されたＰＮＰトランジスタＴ
ｒ５１，Ｔｒ５２及びＴｒ５３，Ｔｒ５４を介して入力
するよう構成され、しかも、位相補償用のコンデンサＣ
６１を内蔵した周知のものであり、共通エミッタ増幅器
６０の信号出力部となるＮＰＮトランジスタＴｒ６４の
コレクタには、反転入力端子（−入力）及び非反転入力
端子（＋入力）への入力信号の電位差に対応した電圧が
発生することになる。
【０００９】
【発明が解決しようとする課題】ところで、上記のよう
に、オペアンプの出力にアナログスイッチを設けてオペ
アンプと外部負荷とを遮断できるように構成する場合、
アナログスイッチは、通常、ＣＭＯＳのＦＥＴで構成さ
れることから、オペアンプとアナログスイッチとを１チ
ップのＩＣ内に組み込むには、ＩＣの製造にＢｉＣＭＯ
Ｓ工程が必要となり、ＩＣのコストアップを招くといっ
た問題があった。
に、オペアンプの出力にアナログスイッチを設けてオペ
アンプと外部負荷とを遮断できるように構成する場合、
アナログスイッチは、通常、ＣＭＯＳのＦＥＴで構成さ
れることから、オペアンプとアナログスイッチとを１チ
ップのＩＣ内に組み込むには、ＩＣの製造にＢｉＣＭＯ
Ｓ工程が必要となり、ＩＣのコストアップを招くといっ
た問題があった。
【００１０】一方、特公平７−５２８１６号公報には、
出力をオープン状態にし得るプッシュプル出力回路とし
て、プッシュプル回路を構成するＮＰＮトランジスタ及
びＰＮＰトランジスタのうち、コレクタが直流電源の高
電位側に接続されるＮＰＮトランジスタのベースを抵抗
器を介して直流電源の低電位側に接続し、コレクタが直
流電源の低電位側に接続されるＰＮＰトランジスタのベ
ースを抵抗器を介して直流電源の高電位側に接続し、単
一の定電流回路を利用して一定のバイアス電流を流し、
このバイアス電流のうち各トランジスタのベースに流れ
る電流を入力信号に応じて制御するようにしたものが開
示されている。そして、この公報によれば、定電流回路
の動作を停止させれば、ＮＰＮトランジスタ及びＰＮＰ
トランジスタが共にオフし、しかもこれら各トランジス
タのベースは夫々抵抗器を介して低電位及び高電位に保
持されることから、出力をオープン状態に保持できると
されている。
出力をオープン状態にし得るプッシュプル出力回路とし
て、プッシュプル回路を構成するＮＰＮトランジスタ及
びＰＮＰトランジスタのうち、コレクタが直流電源の高
電位側に接続されるＮＰＮトランジスタのベースを抵抗
器を介して直流電源の低電位側に接続し、コレクタが直
流電源の低電位側に接続されるＰＮＰトランジスタのベ
ースを抵抗器を介して直流電源の高電位側に接続し、単
一の定電流回路を利用して一定のバイアス電流を流し、
このバイアス電流のうち各トランジスタのベースに流れ
る電流を入力信号に応じて制御するようにしたものが開
示されている。そして、この公報によれば、定電流回路
の動作を停止させれば、ＮＰＮトランジスタ及びＰＮＰ
トランジスタが共にオフし、しかもこれら各トランジス
タのベースは夫々抵抗器を介して低電位及び高電位に保
持されることから、出力をオープン状態に保持できると
されている。
【００１１】このため、上記公報に開示されたプッシュ
プル出力回路をオペアンプの出力段に適用すれば、アナ
ログスイッチを用いることなく、オペアンプの動作停止
時に出力をオープン状態にすることができることにな
る。しかし、上記公報に開示されたプッシュプル回路で
は、外部負荷側より出力端子に回り込む電圧が低い場合
には問題ないものの、この電圧が高くなると、ＮＰＮト
ランジスタがブレークダウンしてしまい、オープン状態
を保持することができなくなるといった問題があった。
プル出力回路をオペアンプの出力段に適用すれば、アナ
ログスイッチを用いることなく、オペアンプの動作停止
時に出力をオープン状態にすることができることにな
る。しかし、上記公報に開示されたプッシュプル回路で
は、外部負荷側より出力端子に回り込む電圧が低い場合
には問題ないものの、この電圧が高くなると、ＮＰＮト
ランジスタがブレークダウンしてしまい、オープン状態
を保持することができなくなるといった問題があった。
【００１２】即ち、上記公報に開示されたプッシュプル
出力回路をオペアンプの出力段に適用する場合、プッシ
ュプル出力回路７０としては、例えば図５に示す如く、
コレクタが電源ライン（Ｖｂ）に接続され、エミッタが
出力端子に接続され、ベースが抵抗器Ｒ７１を介してグ
ランドライン（ＧＮＤ）に接続されたＮＰＮトランジス
タＴｒ７１と、コレクタがグランドライン（ＧＮＤ）に
接続され、エミッタが出力端子に接続され、ベースが抵
抗器Ｒ７２を介して電源ライン（Ｖｂ）に接続されたＰ
ＮＰトランジスタＴｒ７２と、電源ライン（Ｖｂ）から
ＮＰＮトランジスタＴｒ７１のベース側に定電流を流す
定電流回路７１と、ＮＰＮトランジスタＴｒ７１のベー
ス側をアノードとして、各トランジスタＴｒ７１，Ｔｒ
７２のベース間に直列に接続された一対のダイオードＤ
７１，Ｄ７２と、から構成し、共通エミッタ増幅器６０
の出力をＰＮＰトランジスタＴｒ７２のベースに接続す
るようにすればよい。
出力回路をオペアンプの出力段に適用する場合、プッシ
ュプル出力回路７０としては、例えば図５に示す如く、
コレクタが電源ライン（Ｖｂ）に接続され、エミッタが
出力端子に接続され、ベースが抵抗器Ｒ７１を介してグ
ランドライン（ＧＮＤ）に接続されたＮＰＮトランジス
タＴｒ７１と、コレクタがグランドライン（ＧＮＤ）に
接続され、エミッタが出力端子に接続され、ベースが抵
抗器Ｒ７２を介して電源ライン（Ｖｂ）に接続されたＰ
ＮＰトランジスタＴｒ７２と、電源ライン（Ｖｂ）から
ＮＰＮトランジスタＴｒ７１のベース側に定電流を流す
定電流回路７１と、ＮＰＮトランジスタＴｒ７１のベー
ス側をアノードとして、各トランジスタＴｒ７１，Ｔｒ
７２のベース間に直列に接続された一対のダイオードＤ
７１，Ｄ７２と、から構成し、共通エミッタ増幅器６０
の出力をＰＮＰトランジスタＴｒ７２のベースに接続す
るようにすればよい。
【００１３】そして、プッシュプル出力回路７０からの
信号出力を停止させる際には、図５にスイッチＳＷ７
１，ＳＷ７２にて模式的に表すように、外部から出力停
止信号を入力することにより、共通エミッタ増幅器６０
からの信号の出力を遮断させると共に、定電流回路７１
からの定電流の出力を停止させるようにすればよい。
信号出力を停止させる際には、図５にスイッチＳＷ７
１，ＳＷ７２にて模式的に表すように、外部から出力停
止信号を入力することにより、共通エミッタ増幅器６０
からの信号の出力を遮断させると共に、定電流回路７１
からの定電流の出力を停止させるようにすればよい。
【００１４】しかし、このようなプッシュプル出力回路
７０では、ＮＰＮトランジスタＴｒ７１のベースがグラ
ンドライン（ＧＮＤ）にプルダウンされることから、出
力端子に、ＮＰＮトランジスタＴｒ７１のベース−エミ
ッタ間に形成されるダイオードの降伏電圧よりも高い電
圧が回り込むと、ＮＰＮトランジスタＴｒ７１がブレー
クダウンして、出力インピーダンスが低くなってしま
う。
７０では、ＮＰＮトランジスタＴｒ７１のベースがグラ
ンドライン（ＧＮＤ）にプルダウンされることから、出
力端子に、ＮＰＮトランジスタＴｒ７１のベース−エミ
ッタ間に形成されるダイオードの降伏電圧よりも高い電
圧が回り込むと、ＮＰＮトランジスタＴｒ７１がブレー
クダウンして、出力インピーダンスが低くなってしま
う。
【００１５】従って、上記公報に開示されたプッシュプ
ル出力回路においても、出力を完全にオープン状態に保
持することはできず、出力端子に接続された外部負荷の
動作に影響を与えてしまうことがある。本発明は、こう
した問題に鑑みなされたものであり、信号の出力停止時
に、出力を確実にオープン状態に保持することのできる
プッシュプル出力回路を提供することを目的とする。
ル出力回路においても、出力を完全にオープン状態に保
持することはできず、出力端子に接続された外部負荷の
動作に影響を与えてしまうことがある。本発明は、こう
した問題に鑑みなされたものであり、信号の出力停止時
に、出力を確実にオープン状態に保持することのできる
プッシュプル出力回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】かかる目的を達成するた
めになされた請求項１に記載のプッシュプル出力回路
は、図１（ａ）に例示する如く、コレクタが直流電源の
高電位（Ｖｂ）側に接続され、エミッタが出力端子（Ｔ
out ）に接続された第１のＮＰＮトランジスタ（Ｔｒ
１）と、コレクタが直流電源の低電位（ＧＮＤ）側に接
続され、エミッタが出力端子（Ｔout ）に接続された第
１のＰＮＰトランジスタ（Ｔｒ２）と、第１のＮＰＮト
ランジスタ（Ｔｒ１）のベース−エミッタ間、及び第１
のＰＮＰトランジスタ（Ｔｒ２）のベース−エミッタ間
に、夫々設けられた抵抗体（Ｒ１，Ｒ２）と、第１のＮ
ＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰＮＰ
トランジスタ（Ｔｒ２）のベースに信号を入力する入力
部（２）と、外部から出力停止信号を受けると、入力部
（２）と第１のＮＰＮトランジスタ（Ｔｒ１）のベース
及び第１のＰＮＰトランジスタ（Ｔｒ２）のベースとの
接続を遮断する出力停止回路４とを備えたことを特徴と
する。
めになされた請求項１に記載のプッシュプル出力回路
は、図１（ａ）に例示する如く、コレクタが直流電源の
高電位（Ｖｂ）側に接続され、エミッタが出力端子（Ｔ
out ）に接続された第１のＮＰＮトランジスタ（Ｔｒ
１）と、コレクタが直流電源の低電位（ＧＮＤ）側に接
続され、エミッタが出力端子（Ｔout ）に接続された第
１のＰＮＰトランジスタ（Ｔｒ２）と、第１のＮＰＮト
ランジスタ（Ｔｒ１）のベース−エミッタ間、及び第１
のＰＮＰトランジスタ（Ｔｒ２）のベース−エミッタ間
に、夫々設けられた抵抗体（Ｒ１，Ｒ２）と、第１のＮ
ＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰＮＰ
トランジスタ（Ｔｒ２）のベースに信号を入力する入力
部（２）と、外部から出力停止信号を受けると、入力部
（２）と第１のＮＰＮトランジスタ（Ｔｒ１）のベース
及び第１のＰＮＰトランジスタ（Ｔｒ２）のベースとの
接続を遮断する出力停止回路４とを備えたことを特徴と
する。
【００１７】このように構成された請求項１に記載のプ
ッシュプル出力回路においては、外部から出力停止信号
を入力すれば、出力停止回路（４）が、プッシュプル出
力段を構成する各トランジスタ（Ｔｒ１，Ｔｒ２）のベ
ースと入力部（２）との接続を夫々遮断することから、
各トランジスタ（Ｔｒ１，Ｔｒ２）は共にＯＦＦ状態と
なる。そして、これら各トランジスタ（Ｔｒ１，Ｔｒ
２）のベース−エミッタ間は、夫々、抵抗体（Ｒ１，Ｒ
２）を介して接続されていることから、出力端子（Ｔou
t ）に接続された外部負荷から出力端子（Ｔout ）に回
り込んだ電圧によって、トランジスタ（Ｔｒ１，Ｔｒ
２）がブレークダウンするようなことはなく、出力を確
実にオープン状態に保持することができる。従って、本
発明によれば、信号の出力停止時に、出力端子（Ｔout
）に入力される外乱によって出力インピーダンスが低
下し、出力端子（Ｔout ）に接続された外部負荷の動作
に影響を与えるといったことを確実に防止できる。
ッシュプル出力回路においては、外部から出力停止信号
を入力すれば、出力停止回路（４）が、プッシュプル出
力段を構成する各トランジスタ（Ｔｒ１，Ｔｒ２）のベ
ースと入力部（２）との接続を夫々遮断することから、
各トランジスタ（Ｔｒ１，Ｔｒ２）は共にＯＦＦ状態と
なる。そして、これら各トランジスタ（Ｔｒ１，Ｔｒ
２）のベース−エミッタ間は、夫々、抵抗体（Ｒ１，Ｒ
２）を介して接続されていることから、出力端子（Ｔou
t ）に接続された外部負荷から出力端子（Ｔout ）に回
り込んだ電圧によって、トランジスタ（Ｔｒ１，Ｔｒ
２）がブレークダウンするようなことはなく、出力を確
実にオープン状態に保持することができる。従って、本
発明によれば、信号の出力停止時に、出力端子（Ｔout
）に入力される外乱によって出力インピーダンスが低
下し、出力端子（Ｔout ）に接続された外部負荷の動作
に影響を与えるといったことを確実に防止できる。
【００１８】次に請求項２に記載のプッシュプル出力回
路は、図１（ａ）に示す如く、請求項１に記載の回路に
おいて、入力部（２）を、直流電源の高電位（Ｖｂ）側
から第１のＮＰＮトランジスタ（Ｔｒ１）のベース側に
定電流を供給する第１の定電流回路（６ａ）と、第１の
ＰＮＰトランジスタ（Ｔｒ２）のベース側から直流電源
の低電位（ＧＮＤ）側へ定電流を供給する第２の定電流
回路（６ｂ）と、第１のＮＰＮトランジスタ（Ｔｒ１）
のベース及び第１のＰＮＰトランジスタ（Ｔｒ２）のベ
ースに信号を入力する信号入力部（Ｔin）と、第１のＮ
ＰＮトランジスタ（Ｔｒ１）のベースと第１のＰＮＰト
ランジスタ（Ｔｒ２）のベースとの間に接続され、各ト
ランジスタ（Ｔｒ１，Ｔｒ２）のベース間を各トランジ
スタ（Ｔｒ１，Ｔｒ２）が動作可能な電位差に保持する
レベルシフト回路（８）とから構成し、出力停止回路
（４）を、外部から出力停止信号を受けると、第１及び
第２の定電流回路（６ａ，６ｂ）の動作を停止させると
共に、信号入力部（Ｔin）から第１のＮＰＮトランジス
タ（Ｔｒ１）のベース及び第１のＰＮＰトランジスタ
（Ｔｒ２）のベースへの信号入力を遮断するように構成
したことを特徴とする。
路は、図１（ａ）に示す如く、請求項１に記載の回路に
おいて、入力部（２）を、直流電源の高電位（Ｖｂ）側
から第１のＮＰＮトランジスタ（Ｔｒ１）のベース側に
定電流を供給する第１の定電流回路（６ａ）と、第１の
ＰＮＰトランジスタ（Ｔｒ２）のベース側から直流電源
の低電位（ＧＮＤ）側へ定電流を供給する第２の定電流
回路（６ｂ）と、第１のＮＰＮトランジスタ（Ｔｒ１）
のベース及び第１のＰＮＰトランジスタ（Ｔｒ２）のベ
ースに信号を入力する信号入力部（Ｔin）と、第１のＮ
ＰＮトランジスタ（Ｔｒ１）のベースと第１のＰＮＰト
ランジスタ（Ｔｒ２）のベースとの間に接続され、各ト
ランジスタ（Ｔｒ１，Ｔｒ２）のベース間を各トランジ
スタ（Ｔｒ１，Ｔｒ２）が動作可能な電位差に保持する
レベルシフト回路（８）とから構成し、出力停止回路
（４）を、外部から出力停止信号を受けると、第１及び
第２の定電流回路（６ａ，６ｂ）の動作を停止させると
共に、信号入力部（Ｔin）から第１のＮＰＮトランジス
タ（Ｔｒ１）のベース及び第１のＰＮＰトランジスタ
（Ｔｒ２）のベースへの信号入力を遮断するように構成
したことを特徴とする。
【００１９】このように構成された請求項２に記載のプ
ッシュプル出力回路においては、第１の定電流回路（６
ａ），レベルシフト回路（８），第２の定電流回路（６
ｂ）を介して、各トランジスタ（Ｔｒ１，Ｔｒ２）駆動
のためのバイアス電流が流れ、出力端子（Ｔout ）から
は、信号入力部Ｔinからの入力信号に応じた信号が出力
される。そして、この請求項２に記載のプッシュプル出
力回路においては、請求項１に記載の回路と同様、プッ
シュプル出力段を構成する各トランジスタ（Ｔｒ１，Ｔ
ｒ２）のベース−エミッタ間に抵抗体（Ｒ１，Ｒ２）を
備えているので、出力停止回路（４）に出力停止信号を
入力して、第１及び第２の定電流回路（６ａ，６ｂ）の
動作を停止させると共に、信号入力部（Ｔin）から第１
のＮＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰ
ＮＰトランジスタ（Ｔｒ２）のベースへの信号入力を遮
断させれば、各トランジスタ（Ｔｒ１，Ｔｒ２）をＯＦ
Ｆ状態に保持して、出力を確実にオープン状態にするこ
とができる。
ッシュプル出力回路においては、第１の定電流回路（６
ａ），レベルシフト回路（８），第２の定電流回路（６
ｂ）を介して、各トランジスタ（Ｔｒ１，Ｔｒ２）駆動
のためのバイアス電流が流れ、出力端子（Ｔout ）から
は、信号入力部Ｔinからの入力信号に応じた信号が出力
される。そして、この請求項２に記載のプッシュプル出
力回路においては、請求項１に記載の回路と同様、プッ
シュプル出力段を構成する各トランジスタ（Ｔｒ１，Ｔ
ｒ２）のベース−エミッタ間に抵抗体（Ｒ１，Ｒ２）を
備えているので、出力停止回路（４）に出力停止信号を
入力して、第１及び第２の定電流回路（６ａ，６ｂ）の
動作を停止させると共に、信号入力部（Ｔin）から第１
のＮＰＮトランジスタ（Ｔｒ１）のベース及び第１のＰ
ＮＰトランジスタ（Ｔｒ２）のベースへの信号入力を遮
断させれば、各トランジスタ（Ｔｒ１，Ｔｒ２）をＯＦ
Ｆ状態に保持して、出力を確実にオープン状態にするこ
とができる。
【００２０】次に、請求項３に記載のプッシュプル出力
回路は、図１（ｂ）に例示する如く、請求項１に記載の
回路において、入力部（２）を、第１のＰＮＰトランジ
スタ（Ｔｒ２）のベース側から直流電源の低電位（ＧＮ
Ｄ）側へ定電流を供給する第２の定電流回路（６ｂ）
と、第１のＮＰＮトランジスタ（Ｔｒ１）のベースに信
号を入力する信号入力部（Ｔin）と、第１のＮＰＮトラ
ンジスタ（Ｔｒ１）のベースと第１のＰＮＰトランジス
タ（Ｔｒ２）のベースとの間に接続され、各トランジス
タ（Ｔｒ１，Ｔｒ２）のベース間を各トランジスタ（Ｔ
ｒ１，Ｔｒ２）が動作可能な電位差に保持するレベルシ
フト回路（８）とから構成し、出力停止回路（４）を、
外部から出力停止信号を受けると、第２の定電流回路
（６ｂ）の動作を停止させると共に、信号入力部（Ｔi
n）から第１のＮＰＮトランジスタ（Ｔｒ１）のベース
への信号入力を遮断するように構成したことを特徴とす
る。
回路は、図１（ｂ）に例示する如く、請求項１に記載の
回路において、入力部（２）を、第１のＰＮＰトランジ
スタ（Ｔｒ２）のベース側から直流電源の低電位（ＧＮ
Ｄ）側へ定電流を供給する第２の定電流回路（６ｂ）
と、第１のＮＰＮトランジスタ（Ｔｒ１）のベースに信
号を入力する信号入力部（Ｔin）と、第１のＮＰＮトラ
ンジスタ（Ｔｒ１）のベースと第１のＰＮＰトランジス
タ（Ｔｒ２）のベースとの間に接続され、各トランジス
タ（Ｔｒ１，Ｔｒ２）のベース間を各トランジスタ（Ｔ
ｒ１，Ｔｒ２）が動作可能な電位差に保持するレベルシ
フト回路（８）とから構成し、出力停止回路（４）を、
外部から出力停止信号を受けると、第２の定電流回路
（６ｂ）の動作を停止させると共に、信号入力部（Ｔi
n）から第１のＮＰＮトランジスタ（Ｔｒ１）のベース
への信号入力を遮断するように構成したことを特徴とす
る。
【００２１】このように構成された請求項３に記載のプ
ッシュプル出力回路においては、信号入力部（Ｔin）に
接続される外部回路側から、レベルシフト回路（８）及
び第２の定電流回路（６ｂ）を介して、各トランジスタ
（Ｔｒ１，Ｔｒ２）駆動のためのバイアス電流が流れ、
出力端子（Ｔout ）からは、信号入力部Ｔinに接続され
た外部回路側からの入力信号に応じた信号が出力され
る。そして、この請求項３に記載のプッシュプル出力回
路においても、請求項１，２に記載の回路と同様、プッ
シュプル出力段を構成する各トランジスタ（Ｔｒ１，Ｔ
ｒ２）のベース−エミッタ間に抵抗体（Ｒ１，Ｒ２）を
備えているので、出力停止回路（４）に出力停止信号を
入力して、第２の定電流回路（６ｂ）の動作を停止させ
ると共に、信号入力部（Ｔin）から第１のＮＰＮトラン
ジスタ（Ｔｒ１）のベースへの信号入力を遮断させれ
ば、各トランジスタ（Ｔｒ１，Ｔｒ２）をＯＦＦ状態に
保持して、出力を確実にオープン状態にすることができ
る。
ッシュプル出力回路においては、信号入力部（Ｔin）に
接続される外部回路側から、レベルシフト回路（８）及
び第２の定電流回路（６ｂ）を介して、各トランジスタ
（Ｔｒ１，Ｔｒ２）駆動のためのバイアス電流が流れ、
出力端子（Ｔout ）からは、信号入力部Ｔinに接続され
た外部回路側からの入力信号に応じた信号が出力され
る。そして、この請求項３に記載のプッシュプル出力回
路においても、請求項１，２に記載の回路と同様、プッ
シュプル出力段を構成する各トランジスタ（Ｔｒ１，Ｔ
ｒ２）のベース−エミッタ間に抵抗体（Ｒ１，Ｒ２）を
備えているので、出力停止回路（４）に出力停止信号を
入力して、第２の定電流回路（６ｂ）の動作を停止させ
ると共に、信号入力部（Ｔin）から第１のＮＰＮトラン
ジスタ（Ｔｒ１）のベースへの信号入力を遮断させれ
ば、各トランジスタ（Ｔｒ１，Ｔｒ２）をＯＦＦ状態に
保持して、出力を確実にオープン状態にすることができ
る。
【００２２】また次に請求項４に記載のプッシュプル出
力回路は、図１（ｃ）に例示する如く、請求項１に記載
の回路において、入力部（２）を、直流電源の高電位
（Ｖｂ）側から第１のＮＰＮトランジスタ（Ｔｒ１）の
ベース側に定電流を供給する第１の定電流回路（６ａ）
と、第１のＰＮＰトランジスタ（Ｔｒ２）のベースに信
号を入力する信号入力部（Ｔin）と、第１のＮＰＮトラ
ンジスタ（Ｔｒ１）のベースと第１のＰＮＰトランジス
タ（Ｔｒ２）のベースとの間に接続され、各トランジス
タ（Ｔｒ１，Ｔｒ２）のベース間を各トランジスタ（Ｔ
ｒ１，Ｔｒ２）が動作可能な電位差に保持するレベルシ
フト回路（８）とから構成し、出力停止回路（４）を、
外部から出力停止信号を受けると、第１の定電流回路
（６ａ）の動作を停止させると共に、信号入力部（Ｔi
n）から第１のＰＮＰトランジスタ（Ｔｒ２）のベース
への信号入力を遮断するように構成したことを特徴とす
る。
力回路は、図１（ｃ）に例示する如く、請求項１に記載
の回路において、入力部（２）を、直流電源の高電位
（Ｖｂ）側から第１のＮＰＮトランジスタ（Ｔｒ１）の
ベース側に定電流を供給する第１の定電流回路（６ａ）
と、第１のＰＮＰトランジスタ（Ｔｒ２）のベースに信
号を入力する信号入力部（Ｔin）と、第１のＮＰＮトラ
ンジスタ（Ｔｒ１）のベースと第１のＰＮＰトランジス
タ（Ｔｒ２）のベースとの間に接続され、各トランジス
タ（Ｔｒ１，Ｔｒ２）のベース間を各トランジスタ（Ｔ
ｒ１，Ｔｒ２）が動作可能な電位差に保持するレベルシ
フト回路（８）とから構成し、出力停止回路（４）を、
外部から出力停止信号を受けると、第１の定電流回路
（６ａ）の動作を停止させると共に、信号入力部（Ｔi
n）から第１のＰＮＰトランジスタ（Ｔｒ２）のベース
への信号入力を遮断するように構成したことを特徴とす
る。
【００２３】このように構成された請求項４に記載のプ
ッシュプル出力回路においては、第１の定電流回路（６
ａ）及びレベルシフト回路（８）を介して、信号入力部
（Ｔin）に接続される外部回路側に、各トランジスタ
（Ｔｒ１，Ｔｒ２）駆動のためのバイアス電流が流れ、
出力端子（Ｔout ）からは、信号入力部Ｔinに接続され
た外部回路側からの入力信号に応じた信号が出力され
る。そして、この請求項４に記載のプッシュプル出力回
路においても、請求項１〜請求項３に記載の回路と同
様、プッシュプル出力段を構成する各トランジスタ（Ｔ
ｒ１，Ｔｒ２）のベース−エミッタ間に抵抗体（Ｒ１，
Ｒ２）を備えているので、出力停止回路（４）に出力停
止信号を入力して、第１の定電流回路（６ａ）の動作を
停止させると共に、信号入力部（Ｔin）から第１のＰＮ
Ｐトランジスタ（Ｔｒ２）のベースへの信号入力を遮断
させれば、各トランジスタ（Ｔｒ１，Ｔｒ２）をＯＦＦ
状態に保持して、出力を確実にオープン状態にすること
ができる。
ッシュプル出力回路においては、第１の定電流回路（６
ａ）及びレベルシフト回路（８）を介して、信号入力部
（Ｔin）に接続される外部回路側に、各トランジスタ
（Ｔｒ１，Ｔｒ２）駆動のためのバイアス電流が流れ、
出力端子（Ｔout ）からは、信号入力部Ｔinに接続され
た外部回路側からの入力信号に応じた信号が出力され
る。そして、この請求項４に記載のプッシュプル出力回
路においても、請求項１〜請求項３に記載の回路と同
様、プッシュプル出力段を構成する各トランジスタ（Ｔ
ｒ１，Ｔｒ２）のベース−エミッタ間に抵抗体（Ｒ１，
Ｒ２）を備えているので、出力停止回路（４）に出力停
止信号を入力して、第１の定電流回路（６ａ）の動作を
停止させると共に、信号入力部（Ｔin）から第１のＰＮ
Ｐトランジスタ（Ｔｒ２）のベースへの信号入力を遮断
させれば、各トランジスタ（Ｔｒ１，Ｔｒ２）をＯＦＦ
状態に保持して、出力を確実にオープン状態にすること
ができる。
【００２４】ここで、本発明（請求項２〜請求項４）の
プッシュプル出力回路においては、図１（ａ）〜（ｃ）
に夫々スイッチで模式的に表した出力停止回路（４）
が、外部から出力停止信号を受けた際に、定電流回路
（６ａ，６ｂ）の動作を停止させると共に信号入力部
（Ｔin）からの信号入力を遮断させることにより、出力
をオープン状態に保持するように構成されているが、出
力停止回路（４）が出力停止信号を受けてから、第１の
ＮＰＮトランジスタ（Ｔｒ１）及び第１のＰＮＰトラン
ジスタ（Ｔｒ２）がＯＦＦするまでの時間は、出力停止
回路（４）や定電流回路（６ａ，６ｂ）を構成するトラ
ンジスタの応答遅れによって一定にすることはできな
い。
プッシュプル出力回路においては、図１（ａ）〜（ｃ）
に夫々スイッチで模式的に表した出力停止回路（４）
が、外部から出力停止信号を受けた際に、定電流回路
（６ａ，６ｂ）の動作を停止させると共に信号入力部
（Ｔin）からの信号入力を遮断させることにより、出力
をオープン状態に保持するように構成されているが、出
力停止回路（４）が出力停止信号を受けてから、第１の
ＮＰＮトランジスタ（Ｔｒ１）及び第１のＰＮＰトラン
ジスタ（Ｔｒ２）がＯＦＦするまでの時間は、出力停止
回路（４）や定電流回路（６ａ，６ｂ）を構成するトラ
ンジスタの応答遅れによって一定にすることはできな
い。
【００２５】そして、この時間のばらつきにより、第１
のＮＰＮトランジスタ（Ｔｒ１）が第１のＰＮＰトラン
ジスタ（Ｔｒ２）よりも早くＯＦＦ状態になると、出力
端子（Ｔout ）は一時的に直流電源の低電位側電位（Ｇ
ＮＤ）となり、逆に第１のＰＮＰトランジスタ（Ｔｒ
２）が第１のＮＰＮトランジスタ（Ｔｒ１）よりも早く
ＯＦＦ状態になると、出力端子（Ｔout ）は一時的に直
流電源の高電位側電位（Ｖｂ）となる。
のＮＰＮトランジスタ（Ｔｒ１）が第１のＰＮＰトラン
ジスタ（Ｔｒ２）よりも早くＯＦＦ状態になると、出力
端子（Ｔout ）は一時的に直流電源の低電位側電位（Ｇ
ＮＤ）となり、逆に第１のＰＮＰトランジスタ（Ｔｒ
２）が第１のＮＰＮトランジスタ（Ｔｒ１）よりも早く
ＯＦＦ状態になると、出力端子（Ｔout ）は一時的に直
流電源の高電位側電位（Ｖｂ）となる。
【００２６】一方、プッシュプル出力回路の出力端子
（Ｔout ）に接続される外部負荷には、出力端子（Ｔou
t ）が直流電源の高電位側電位（Ｖｂ）となって、電源
電圧が印加されると、大電流が流れて故障するものと
か、或いは、出力端子（Ｔout ）が直流電源の低電位側
電位（ＧＮＤ）となって、グランドラインに接地される
と、大電流が流れて故障するものがある。
（Ｔout ）に接続される外部負荷には、出力端子（Ｔou
t ）が直流電源の高電位側電位（Ｖｂ）となって、電源
電圧が印加されると、大電流が流れて故障するものと
か、或いは、出力端子（Ｔout ）が直流電源の低電位側
電位（ＧＮＤ）となって、グランドラインに接地される
と、大電流が流れて故障するものがある。
【００２７】このため、請求項２〜請求項４に記載のプ
ッシュプル出力回路を構成する出力停止回路（４）とし
ては、請求項５に記載のように、定電流回路（６ａ，６
ｂ）及び出力停止回路（４）を構成するバイポーラトラ
ンジスタのスイッチング遅れによって決定される所定順
序で、定電流回路（６ａ，６ｂ）の動作を停止させると
共に信号入力部（Ｔin）からの信号入力を遮断するよう
に構成することが好ましい。
ッシュプル出力回路を構成する出力停止回路（４）とし
ては、請求項５に記載のように、定電流回路（６ａ，６
ｂ）及び出力停止回路（４）を構成するバイポーラトラ
ンジスタのスイッチング遅れによって決定される所定順
序で、定電流回路（６ａ，６ｂ）の動作を停止させると
共に信号入力部（Ｔin）からの信号入力を遮断するよう
に構成することが好ましい。
【００２８】つまり、定電流回路（６ａ，６ｂ）及び出
力停止回路（４）を構成するバイポーラトランジスタの
スイッチング遅れによって、出力停止信号入力時に、Ｎ
ＰＮトランジスタ（Ｔｒ１）がＰＮＰトランジスタ（Ｔ
ｒ２）よりも必ず先にＯＦＦするように構成すれば、出
力端子が直流電源の高電位側電位となるのを防止でき、
逆に、出力停止信号入力時に、ＰＮＰトランジスタ（Ｔ
ｒ２）がＮＰＮトランジスタ（Ｔｒ１）よりも必ず先に
ＯＦＦするように構成すれば、出力端子が直流電源の低
電位側電位となるのを防止できる。
力停止回路（４）を構成するバイポーラトランジスタの
スイッチング遅れによって、出力停止信号入力時に、Ｎ
ＰＮトランジスタ（Ｔｒ１）がＰＮＰトランジスタ（Ｔ
ｒ２）よりも必ず先にＯＦＦするように構成すれば、出
力端子が直流電源の高電位側電位となるのを防止でき、
逆に、出力停止信号入力時に、ＰＮＰトランジスタ（Ｔ
ｒ２）がＮＰＮトランジスタ（Ｔｒ１）よりも必ず先に
ＯＦＦするように構成すれば、出力端子が直流電源の低
電位側電位となるのを防止できる。
【００２９】そして、請求項５に記載のプッシュプル出
力回路によれば、プッシュプル出力段を構成する一対の
トランジスタ（Ｔｒ１，Ｔｒ２）が出力停止信号の入力
後にＯＦＦする順序を、定電流回路及び出力停止回路を
構成するバイポーラトランジスタのスイッチング遅れ
（換言すればその回路構成）によって決定できることか
ら、出力端子（Ｔout ）に接続される外部負荷の特性に
応じて、出力停止信号入力後に先にＯＦＦさせるトラン
ジスタを任意に設定することが可能となり、出力端子
（Ｔout ）に接続可能な外部負荷が制限されるといった
ことを防止できる。従って、本発明のプッシュプル出力
回路は、汎用性の高い出力回路となり得る。
力回路によれば、プッシュプル出力段を構成する一対の
トランジスタ（Ｔｒ１，Ｔｒ２）が出力停止信号の入力
後にＯＦＦする順序を、定電流回路及び出力停止回路を
構成するバイポーラトランジスタのスイッチング遅れ
（換言すればその回路構成）によって決定できることか
ら、出力端子（Ｔout ）に接続される外部負荷の特性に
応じて、出力停止信号入力後に先にＯＦＦさせるトラン
ジスタを任意に設定することが可能となり、出力端子
（Ｔout ）に接続可能な外部負荷が制限されるといった
ことを防止できる。従って、本発明のプッシュプル出力
回路は、汎用性の高い出力回路となり得る。
【００３０】またこのように、出力停止信号の入力後
に、プッシュプル出力段を構成する一対のトランジスタ
（Ｔｒ１，Ｔｒ２）の内のいずれを先にＯＦＦさせるか
は、定電流回路及び出力停止回路の回路構成によって適
宜設定すればよいが、例えば、請求項４に記載のプッシ
ュプル出力回路において、定電流回路及び出力停止回路
を請求項６に記載のように構成した場合には、一対の出
力トランジスタ（Ｔｒ１，Ｔｒ２）のうち、ＮＰＮトラ
ンジスタ（Ｔｒ１）がＰＮＰトランジスタ（Ｔｒ２）よ
りも先にＯＦＦして、出力端子が高電位になるのを防止
でき、定電流回路及び出力停止回路を請求項７に記載の
ように構成した場合には、一対の出力トランジスタ（Ｔ
ｒ１，Ｔｒ２）のうち、ＰＮＰトランジスタ（Ｔｒ２）
がＮＰＮトランジスタ（Ｔｒ１）よりも先にＯＦＦし
て、出力端子が低電位になるのを防止できる。なお、こ
の請求項６及び請求項７に記載のプッシュプル出力回路
の構成及び動作については、後述の第１実施例及び第２
実施例にて詳細に説明する。
に、プッシュプル出力段を構成する一対のトランジスタ
（Ｔｒ１，Ｔｒ２）の内のいずれを先にＯＦＦさせるか
は、定電流回路及び出力停止回路の回路構成によって適
宜設定すればよいが、例えば、請求項４に記載のプッシ
ュプル出力回路において、定電流回路及び出力停止回路
を請求項６に記載のように構成した場合には、一対の出
力トランジスタ（Ｔｒ１，Ｔｒ２）のうち、ＮＰＮトラ
ンジスタ（Ｔｒ１）がＰＮＰトランジスタ（Ｔｒ２）よ
りも先にＯＦＦして、出力端子が高電位になるのを防止
でき、定電流回路及び出力停止回路を請求項７に記載の
ように構成した場合には、一対の出力トランジスタ（Ｔ
ｒ１，Ｔｒ２）のうち、ＰＮＰトランジスタ（Ｔｒ２）
がＮＰＮトランジスタ（Ｔｒ１）よりも先にＯＦＦし
て、出力端子が低電位になるのを防止できる。なお、こ
の請求項６及び請求項７に記載のプッシュプル出力回路
の構成及び動作については、後述の第１実施例及び第２
実施例にて詳細に説明する。
【００３１】また次に、請求項２〜請求項４に記載のプ
ッシュプル出力回路において、各トランジスタ（Ｔｒ
１，Ｔｒ２）のベース間に設けられるレベルシフト回路
（８）としては、例えば、請求項８に記載の如く、アノ
ードが第１のＮＰＮトランジスタ（Ｔｒ１）のベースに
接続された第１のダイオード（Ｄ１）と、アノードが第
１のダイオード（Ｄ１）のカソードに接続され、カソー
ドが第１のＰＮＰトランジスタ（Ｔｒ２）のベースに接
続された第２のダイオード（Ｄ２）との２つのダイオー
ドから構成すればよい（図１（ａ）〜（ｃ）参照）。
ッシュプル出力回路において、各トランジスタ（Ｔｒ
１，Ｔｒ２）のベース間に設けられるレベルシフト回路
（８）としては、例えば、請求項８に記載の如く、アノ
ードが第１のＮＰＮトランジスタ（Ｔｒ１）のベースに
接続された第１のダイオード（Ｄ１）と、アノードが第
１のダイオード（Ｄ１）のカソードに接続され、カソー
ドが第１のＰＮＰトランジスタ（Ｔｒ２）のベースに接
続された第２のダイオード（Ｄ２）との２つのダイオー
ドから構成すればよい（図１（ａ）〜（ｃ）参照）。
【００３２】そして、請求項２に記載のプッシュプル出
力回路のように、第１のＮＰＮトランジスタ（Ｔｒ１）
のベース側及び第１のＰＮＰトランジスタ（Ｔｒ２）の
ベース側に、夫々、第１及び第２の定電流回路（６ａ，
６ｂ）を備えたプッシュプル出力回路においては、これ
ら各ダイオード（Ｄ１，Ｄ２）の接続点に信号入力部
（Ｔin）を接続するようにすれば（図１（ａ）参照）、
信号入力部（Ｔin）に入力された入力信号を、その信号
レベルを変化させることなく出力端子（Ｔout ）から出
力することができる。
力回路のように、第１のＮＰＮトランジスタ（Ｔｒ１）
のベース側及び第１のＰＮＰトランジスタ（Ｔｒ２）の
ベース側に、夫々、第１及び第２の定電流回路（６ａ，
６ｂ）を備えたプッシュプル出力回路においては、これ
ら各ダイオード（Ｄ１，Ｄ２）の接続点に信号入力部
（Ｔin）を接続するようにすれば（図１（ａ）参照）、
信号入力部（Ｔin）に入力された入力信号を、その信号
レベルを変化させることなく出力端子（Ｔout ）から出
力することができる。
【００３３】また、本発明（請求項１〜請求項８）のプ
ッシュプル出力回路によれば、アナログスイッチ等を用
いることなく、出力をオープン状態に保持できることか
ら、請求項９に記載のように、入力段に差動増幅器５０
を備えたオペアンプの出力段として使用することができ
る（図１（ｂ），（ｃ））。そして、この場合、差動増
幅器等の他の回路と共にＩＣ化する際、ＢｉＣＭＯＳ工
程を必要としないことから、オペアンプのＩＣ化を容易
に図ることができる。
ッシュプル出力回路によれば、アナログスイッチ等を用
いることなく、出力をオープン状態に保持できることか
ら、請求項９に記載のように、入力段に差動増幅器５０
を備えたオペアンプの出力段として使用することができ
る（図１（ｂ），（ｃ））。そして、この場合、差動増
幅器等の他の回路と共にＩＣ化する際、ＢｉＣＭＯＳ工
程を必要としないことから、オペアンプのＩＣ化を容易
に図ることができる。
【００３４】
【発明の実施の形態】以下、本発明の実施例を図面と共
に説明する。図２は、差動増幅器３０と共通エミッタ増
幅器４０とからなるオペアンプの出力段に、本発明（特
に請求項６）が適用されたプッシュプル出力回路１０を
追加することにより構成された第１実施例のオペアンプ
の回路構成を表す。
に説明する。図２は、差動増幅器３０と共通エミッタ増
幅器４０とからなるオペアンプの出力段に、本発明（特
に請求項６）が適用されたプッシュプル出力回路１０を
追加することにより構成された第１実施例のオペアンプ
の回路構成を表す。
【００３５】なお、差動増幅器３０は、図４に示した差
動増幅器５０と全く同様に構成されており、共通エミッ
タ増幅器４０は、図４に示した共通エミッタ増幅器６０
からＰＮＰトランジスタＴｒ６２を削除した点以外は図
４の共通エミッタ増幅器６０と全く同様に構成されてい
るため、図２において、図４と同一素子に同一符号を付
与し、差動増幅器３０及び共通エミッタ増幅器４０の説
明は省略する。
動増幅器５０と全く同様に構成されており、共通エミッ
タ増幅器４０は、図４に示した共通エミッタ増幅器６０
からＰＮＰトランジスタＴｒ６２を削除した点以外は図
４の共通エミッタ増幅器６０と全く同様に構成されてい
るため、図２において、図４と同一素子に同一符号を付
与し、差動増幅器３０及び共通エミッタ増幅器４０の説
明は省略する。
【００３６】図２に示す如く、本実施例のプッシュプル
出力回路１０は、信号（Ｖout ）出力用のトランジスタ
として、コレクタが電源ラインを介して直流電源の高電
位側に接続され、エミッタが出力端子に接続された第１
のＮＰＮトランジスタＴｒ１と、コレクタがグランドラ
インを介して直流電源の低電位側に接続され、エミッタ
が出力端子に接続された第１のＰＮＰトランジスタＴｒ
２とを備える。そして、ＮＰＮトランジスタＴｒ１のベ
ース−エミッタ間、及びＰＮＰトランジスタＴｒ２のベ
ース−エミッタ間には、夫々、抵抗器Ｒ１，Ｒ２が接続
されている。
出力回路１０は、信号（Ｖout ）出力用のトランジスタ
として、コレクタが電源ラインを介して直流電源の高電
位側に接続され、エミッタが出力端子に接続された第１
のＮＰＮトランジスタＴｒ１と、コレクタがグランドラ
インを介して直流電源の低電位側に接続され、エミッタ
が出力端子に接続された第１のＰＮＰトランジスタＴｒ
２とを備える。そして、ＮＰＮトランジスタＴｒ１のベ
ース−エミッタ間、及びＰＮＰトランジスタＴｒ２のベ
ース−エミッタ間には、夫々、抵抗器Ｒ１，Ｒ２が接続
されている。
【００３７】また、ＮＰＮトランジスタＴｒ１のベース
とＰＮＰトランジスタＴｒ２のベースとの間には、互い
に直列接続された一対のダイオードＤ１，Ｄ２が設けら
れている。これらダイオードＤ１，Ｄ２は、バイアス電
流供給時に各トランジスタＴｒ１，Ｔｒ２のベース間電
圧を各トランジスタＴｒ１，Ｔｒ２が動作可能なダイオ
ード２個分の順方向電圧（約１．４Ｖ）に保持するため
のものであり、アノードがＮＰＮトランジスタＴｒ１の
ベース側となり、カソードがＰＮＰトランジスタＴｒ２
のベース側となるように、互いに順方向に接続されてい
る。
とＰＮＰトランジスタＴｒ２のベースとの間には、互い
に直列接続された一対のダイオードＤ１，Ｄ２が設けら
れている。これらダイオードＤ１，Ｄ２は、バイアス電
流供給時に各トランジスタＴｒ１，Ｔｒ２のベース間電
圧を各トランジスタＴｒ１，Ｔｒ２が動作可能なダイオ
ード２個分の順方向電圧（約１．４Ｖ）に保持するため
のものであり、アノードがＮＰＮトランジスタＴｒ１の
ベース側となり、カソードがＰＮＰトランジスタＴｒ２
のベース側となるように、互いに順方向に接続されてい
る。
【００３８】そして、ＰＮＰトランジスタＴｒ２のベー
スは、共通エミッタ増幅器４０の出力トランジスタであ
るＮＰＮトランジスタＴｒ６４のコレクタに接続されて
おり、共通エミッタ増幅器４０からの出力は、ＰＮＰト
ランジスタＴｒ２のベースに入力される。
スは、共通エミッタ増幅器４０の出力トランジスタであ
るＮＰＮトランジスタＴｒ６４のコレクタに接続されて
おり、共通エミッタ増幅器４０からの出力は、ＰＮＰト
ランジスタＴｒ２のベースに入力される。
【００３９】次に、ＮＰＮトランジスタＴｒ１のベース
と電源ラインとの間には、ＮＰＮトランジスタＴｒ１及
びＰＮＰトランジスタＴｒ２を駆動するための一定バイ
アス電流を供給するために、エミッタが電源ラインに接
続され、コレクタがＮＰＮトランジスタＴｒ１のベース
に接続された第２のＰＮＰトランジスタＴｒ３が設けら
れている。そして、このＰＮＰトランジスタＴｒ３のベ
ースには、第３のＰＮＰトランジスタＴｒ４のベースが
接続されている。
と電源ラインとの間には、ＮＰＮトランジスタＴｒ１及
びＰＮＰトランジスタＴｒ２を駆動するための一定バイ
アス電流を供給するために、エミッタが電源ラインに接
続され、コレクタがＮＰＮトランジスタＴｒ１のベース
に接続された第２のＰＮＰトランジスタＴｒ３が設けら
れている。そして、このＰＮＰトランジスタＴｒ３のベ
ースには、第３のＰＮＰトランジスタＴｒ４のベースが
接続されている。
【００４０】ＰＮＰトランジスタＴｒ４は、ＰＮＰトラ
ンジスタＴｒ３と共に第１のカレントミラー回路を構成
するものであり、２個のコレクタを有する。そして、Ｐ
ＮＰトランジスタＴｒ４のエミッタは電源ラインに接続
され、一方のコレクタ（第１コレクタ）は自己のベース
に接続されている。なお、このように第１のカレントミ
ラー回路を構成するＰＮＰトランジスタＴｒ３及びＴｒ
４のベースは、抵抗器Ｒ０を介して電源ラインに接続さ
れている。
ンジスタＴｒ３と共に第１のカレントミラー回路を構成
するものであり、２個のコレクタを有する。そして、Ｐ
ＮＰトランジスタＴｒ４のエミッタは電源ラインに接続
され、一方のコレクタ（第１コレクタ）は自己のベース
に接続されている。なお、このように第１のカレントミ
ラー回路を構成するＰＮＰトランジスタＴｒ３及びＴｒ
４のベースは、抵抗器Ｒ０を介して電源ラインに接続さ
れている。
【００４１】またＰＮＰトランジスタＴｒ４の第１コレ
クタは、エミッタがグランドラインに接続された第２の
ＮＰＮトランジスタＴｒ５のコレクタに接続されてお
り、ＮＰＮトランジスタＴｒ５のベースは、第３のＮＰ
ＮトランジスタＴｒ６のベースに接続されている。ま
た、このＮＰＮトランジスタＴｒ６のエミッタはグラン
ドラインに接続され、コレクタは、自己のベースに接続
されると共に、エミッタが電源ラインに接続されたＰＮ
ＰトランジスタＴｒ１１のコレクタに接続されている。
そして、ＰＮＰトランジスタＴｒ１１のベースは、差動
増幅器３０内のＰＮＰトランジスタＴｒ５０及び共通エ
ミッタ増幅器４０内のＰＮＰトランジスタＴｒ６１のベ
ースと共に、外部から電流制御用の制御信号Ｖｃを受け
る制御端子に接続されている。
クタは、エミッタがグランドラインに接続された第２の
ＮＰＮトランジスタＴｒ５のコレクタに接続されてお
り、ＮＰＮトランジスタＴｒ５のベースは、第３のＮＰ
ＮトランジスタＴｒ６のベースに接続されている。ま
た、このＮＰＮトランジスタＴｒ６のエミッタはグラン
ドラインに接続され、コレクタは、自己のベースに接続
されると共に、エミッタが電源ラインに接続されたＰＮ
ＰトランジスタＴｒ１１のコレクタに接続されている。
そして、ＰＮＰトランジスタＴｒ１１のベースは、差動
増幅器３０内のＰＮＰトランジスタＴｒ５０及び共通エ
ミッタ増幅器４０内のＰＮＰトランジスタＴｒ６１のベ
ースと共に、外部から電流制御用の制御信号Ｖｃを受け
る制御端子に接続されている。
【００４２】この結果、ＰＮＰトランジスタＴｒ１１
は、電源ラインからＮＰＮトランジスタＴｒ６側に定電
流を流す第１の定電流源として機能し、ＮＰＮトランジ
スタＴｒ６には、定電流が流れる。また、ＮＰＮトラン
ジスタＴｒ６とＮＰＮトランジスタＴｒ５は、第２のカ
レントミラー回路を構成していることから、ＮＰＮトラ
ンジスタＴｒ５にも、ＮＰＮトランジスタＴｒ６と同じ
定電流が流れ、延いては、ＰＮＰトランジスタＴｒ４及
びＰＮＰトランジスタＴｒ３にも同じ定電流が流れる。
つまり、本実施例では、ＰＮＰトランジスタＴｒ３，Ｔ
ｒ４，Ｔｒ１１、及びＮＰＮトランジスタＴｒ５，Ｔｒ
６がバイアス電流供給用の定電流回路として機能する。
は、電源ラインからＮＰＮトランジスタＴｒ６側に定電
流を流す第１の定電流源として機能し、ＮＰＮトランジ
スタＴｒ６には、定電流が流れる。また、ＮＰＮトラン
ジスタＴｒ６とＮＰＮトランジスタＴｒ５は、第２のカ
レントミラー回路を構成していることから、ＮＰＮトラ
ンジスタＴｒ５にも、ＮＰＮトランジスタＴｒ６と同じ
定電流が流れ、延いては、ＰＮＰトランジスタＴｒ４及
びＰＮＰトランジスタＴｒ３にも同じ定電流が流れる。
つまり、本実施例では、ＰＮＰトランジスタＴｒ３，Ｔ
ｒ４，Ｔｒ１１、及びＮＰＮトランジスタＴｒ５，Ｔｒ
６がバイアス電流供給用の定電流回路として機能する。
【００４３】次に、ＮＰＮトランジスタＴｒ６のコレク
タ及びエミッタには、夫々、第４のＮＰＮトランジスタ
Ｔｒ７のコレクタ及びエミッタが接続されている。そし
て、このＮＰＮトランジスタＴｒ７のベースは、外部か
ら出力停止信号を入力するための入力端子に接続されて
いる。従って、この入力端子に、出力停止信号としてハ
イレベルの信号が入力されると、ＮＰＮトランジスタＴ
ｒ７はＯＮ状態となって、ＰＮＰトランジスタＴｒ１１
から供給される定電流をグランドライン側に流し、ＮＰ
ＮトランジスタＴｒ５及びＴｒ６から構成される第２の
カレントミラー回路、及びＰＮＰトランジスタＴｒ４及
びＴｒ３から構成される第１のカレントミラー回路に流
れる電流を順に遮断する。
タ及びエミッタには、夫々、第４のＮＰＮトランジスタ
Ｔｒ７のコレクタ及びエミッタが接続されている。そし
て、このＮＰＮトランジスタＴｒ７のベースは、外部か
ら出力停止信号を入力するための入力端子に接続されて
いる。従って、この入力端子に、出力停止信号としてハ
イレベルの信号が入力されると、ＮＰＮトランジスタＴ
ｒ７はＯＮ状態となって、ＰＮＰトランジスタＴｒ１１
から供給される定電流をグランドライン側に流し、ＮＰ
ＮトランジスタＴｒ５及びＴｒ６から構成される第２の
カレントミラー回路、及びＰＮＰトランジスタＴｒ４及
びＴｒ３から構成される第１のカレントミラー回路に流
れる電流を順に遮断する。
【００４４】一方、第１のカレントミラー回路を構成す
るＰＮＰトランジスタＴｒ４のもう一つのコレクタ（第
２コレクタ）は、第５のＮＰＮトランジスタＴｒ８のベ
ースに接続されると共に、抵抗器Ｒ３を介してグランド
ラインに接続されている。また、ＮＰＮトランジスタＴ
ｒ８のエミッタはグランドラインに接続され、コレクタ
は、エミッタが電源ラインに接続されたＰＮＰトランジ
スタＴｒ１２のコレクタに接続されると共に、エミッタ
がグランドラインに接続された第６のＮＰＮトランジス
タＴｒ９のベースに接続されている。
るＰＮＰトランジスタＴｒ４のもう一つのコレクタ（第
２コレクタ）は、第５のＮＰＮトランジスタＴｒ８のベ
ースに接続されると共に、抵抗器Ｒ３を介してグランド
ラインに接続されている。また、ＮＰＮトランジスタＴ
ｒ８のエミッタはグランドラインに接続され、コレクタ
は、エミッタが電源ラインに接続されたＰＮＰトランジ
スタＴｒ１２のコレクタに接続されると共に、エミッタ
がグランドラインに接続された第６のＮＰＮトランジス
タＴｒ９のベースに接続されている。
【００４５】なお、ＰＮＰトランジスタＴｒ１２は、Ｐ
ＮＰトランジスタＴｒ１１と同様、差動増幅器３０内の
ＰＮＰトランジスタＴｒ５０及び共通エミッタ増幅器４
０内のＰＮＰトランジスタＴｒ６１のベースと共に、外
部から電流制御用の制御信号Ｖｃを受ける制御端子に接
続されており、電源ラインからＮＰＮトランジスタＴｒ
８側に定電流を流す第２の定電流源として機能する。ま
たＮＰＮトランジスタＴｒ９のコレクタは、共通エミッ
タ増幅器４０の出力トランジスタであるＮＰＮトランジ
スタＴｒ６４のベースに接続されている。従って、ＮＰ
ＮトランジスタＴｒ８は、ＰＮＰトランジスタＴｒ４が
動作しているとき、換言すれば定電流回路が動作してい
るときにＯＮ状態となって、ＰＮＰトランジスタＴｒ１
２から供給された定電流をグランドライン側に流し、定
電流回路が動作を停止しているときには、ＯＦＦ状態と
なる。また、ＮＰＮトランジスタＴｒ８がＯＦＦ状態に
なると、ＰＮＰトランジスタＴｒ１２から供給された定
電流は、ＮＰＮトランジスタＴｒ９のベース電流とし
て、ＮＰＮトランジスタＴｒ９側に流れこみ、ＮＰＮト
ランジスタＴｒ９がＯＮ状態となる。そして、このよう
にＮＰＮトランジスタＴｒ９がＯＮ状態となると、ＮＰ
ＮトランジスタＴｒ６４のベースがＮＰＮトランジスタ
Ｔｒ９を介してグランドラインに接地されることになる
ため、ＮＰＮトランジスタＴｒ６４はＯＦＦし、共通エ
ミッタ増幅器４０からプッシュプル出力回路１０への信
号入力は遮断され、共通エミッタ増幅器４０の出力はオ
ープン状態となる。
ＮＰトランジスタＴｒ１１と同様、差動増幅器３０内の
ＰＮＰトランジスタＴｒ５０及び共通エミッタ増幅器４
０内のＰＮＰトランジスタＴｒ６１のベースと共に、外
部から電流制御用の制御信号Ｖｃを受ける制御端子に接
続されており、電源ラインからＮＰＮトランジスタＴｒ
８側に定電流を流す第２の定電流源として機能する。ま
たＮＰＮトランジスタＴｒ９のコレクタは、共通エミッ
タ増幅器４０の出力トランジスタであるＮＰＮトランジ
スタＴｒ６４のベースに接続されている。従って、ＮＰ
ＮトランジスタＴｒ８は、ＰＮＰトランジスタＴｒ４が
動作しているとき、換言すれば定電流回路が動作してい
るときにＯＮ状態となって、ＰＮＰトランジスタＴｒ１
２から供給された定電流をグランドライン側に流し、定
電流回路が動作を停止しているときには、ＯＦＦ状態と
なる。また、ＮＰＮトランジスタＴｒ８がＯＦＦ状態に
なると、ＰＮＰトランジスタＴｒ１２から供給された定
電流は、ＮＰＮトランジスタＴｒ９のベース電流とし
て、ＮＰＮトランジスタＴｒ９側に流れこみ、ＮＰＮト
ランジスタＴｒ９がＯＮ状態となる。そして、このよう
にＮＰＮトランジスタＴｒ９がＯＮ状態となると、ＮＰ
ＮトランジスタＴｒ６４のベースがＮＰＮトランジスタ
Ｔｒ９を介してグランドラインに接地されることになる
ため、ＮＰＮトランジスタＴｒ６４はＯＦＦし、共通エ
ミッタ増幅器４０からプッシュプル出力回路１０への信
号入力は遮断され、共通エミッタ増幅器４０の出力はオ
ープン状態となる。
【００４６】つまり、本実施例では、外部から出力停止
信号（ハイレベル）を受けて定電流回路の動作を停止さ
せるＮＰＮトランジスタＴｒ７と、定電流回路の動作停
止によって共通エミッタ増幅器４０からの信号の出力を
遮断するＮＰＮトランジスタＴｒ８，Ｔｒ９及びＰＮＰ
トランジスタＴｒ１２とにより、本発明の出力停止回路
が実現される。
信号（ハイレベル）を受けて定電流回路の動作を停止さ
せるＮＰＮトランジスタＴｒ７と、定電流回路の動作停
止によって共通エミッタ増幅器４０からの信号の出力を
遮断するＮＰＮトランジスタＴｒ８，Ｔｒ９及びＰＮＰ
トランジスタＴｒ１２とにより、本発明の出力停止回路
が実現される。
【００４７】以上説明したように、本実施例のオペアン
プにおいては、出力停止信号入力用の入力端子がローレ
ベルであるとき（つまり出力停止信号の非入力時）に
は、ＮＰＮトランジスタＴｒ７がＯＦＦ状態となって、
ＰＮＰトランジスタＴｒ１１に流れる電流値と同じ定電
流が、ＮＰＮトランジスタＴｒ６，ＮＰＮトランジスタ
Ｔｒ５，ＰＮＰトランジスタＴｒ４，ＰＮＰトランジス
タＴｒ３に流れ、出力トランジスタＴｒ１，Ｔｒ２がバ
イアスされる。またこのとき、ＮＰＮトランジスタＴｒ
９はＯＦＦ状態となるため、共通エミッタ増幅器４０か
らは差動増幅器３０の反転入力端子（−入力）及び非反
転入力端子（＋入力）に夫々入力された入力信号の電位
差に対応した信号が出力される。この結果、プッシュプ
ル出力回路１０の出力端子からは、この信号に対応した
電圧が出力され、通常のオペアンプとして機能する。
プにおいては、出力停止信号入力用の入力端子がローレ
ベルであるとき（つまり出力停止信号の非入力時）に
は、ＮＰＮトランジスタＴｒ７がＯＦＦ状態となって、
ＰＮＰトランジスタＴｒ１１に流れる電流値と同じ定電
流が、ＮＰＮトランジスタＴｒ６，ＮＰＮトランジスタ
Ｔｒ５，ＰＮＰトランジスタＴｒ４，ＰＮＰトランジス
タＴｒ３に流れ、出力トランジスタＴｒ１，Ｔｒ２がバ
イアスされる。またこのとき、ＮＰＮトランジスタＴｒ
９はＯＦＦ状態となるため、共通エミッタ増幅器４０か
らは差動増幅器３０の反転入力端子（−入力）及び非反
転入力端子（＋入力）に夫々入力された入力信号の電位
差に対応した信号が出力される。この結果、プッシュプ
ル出力回路１０の出力端子からは、この信号に対応した
電圧が出力され、通常のオペアンプとして機能する。
【００４８】一方、出力停止信号入力用の入力端子に、
出力停止信号（ハイレベル）を入力すると、ＮＰＮトラ
ンジスタＴｒ７がＯＮし、ＮＰＮトランジスタＴｒ６及
びＴｒ５、ＰＮＰトランジスタＴｒ４及びＴｒ３が、カ
レントミラー回路としての機能を停止する。この結果、
ＮＰＮトランジスタＴｒ１のベースはフローティング状
態となるが、ＮＰＮトランジスタＴｒ１はベース−エミ
ッタ間に設けられた抵抗器Ｒ１により、エミッタと同じ
電位となるため、ＮＰＮトランジスタＴｒ１は安定な状
態でＯＦＦする。
出力停止信号（ハイレベル）を入力すると、ＮＰＮトラ
ンジスタＴｒ７がＯＮし、ＮＰＮトランジスタＴｒ６及
びＴｒ５、ＰＮＰトランジスタＴｒ４及びＴｒ３が、カ
レントミラー回路としての機能を停止する。この結果、
ＮＰＮトランジスタＴｒ１のベースはフローティング状
態となるが、ＮＰＮトランジスタＴｒ１はベース−エミ
ッタ間に設けられた抵抗器Ｒ１により、エミッタと同じ
電位となるため、ＮＰＮトランジスタＴｒ１は安定な状
態でＯＦＦする。
【００４９】また、ＰＮＰトランジスタＴｒ４及びＴｒ
３がカレントミラー回路としての機能を停止すると、Ｎ
ＰＮトランジスタＴｒ８がＯＦＦし、ＮＰＮトランジス
タＴｒ９がＯＮして、共通エミッタ増幅器４０の出力ト
ランジスタ（ＮＰＮトランジスタＴｒ６４）をＯＦＦさ
せるため、ＰＮＰトランジスタＴｒ２のベースもフロー
ティング状態となる。そしてこのとき、ＰＮＰトランジ
スタＴｒ２のベースは、ベース−エミッタ間に設けられ
た抵抗器Ｒ２により、エミッタと同じ電位となるため、
ＰＮＰトランジスタＴｒ２も安定な状態でＯＦＦする。
３がカレントミラー回路としての機能を停止すると、Ｎ
ＰＮトランジスタＴｒ８がＯＦＦし、ＮＰＮトランジス
タＴｒ９がＯＮして、共通エミッタ増幅器４０の出力ト
ランジスタ（ＮＰＮトランジスタＴｒ６４）をＯＦＦさ
せるため、ＰＮＰトランジスタＴｒ２のベースもフロー
ティング状態となる。そしてこのとき、ＰＮＰトランジ
スタＴｒ２のベースは、ベース−エミッタ間に設けられ
た抵抗器Ｒ２により、エミッタと同じ電位となるため、
ＰＮＰトランジスタＴｒ２も安定な状態でＯＦＦする。
【００５０】そして、このようにプッシュプル出力回路
１０の出力トランジスタＴｒ１，Ｔｒ２がＯＦＦした状
態では、出力端子に接続された外部負荷側からの回り込
みにより出力端子が高電圧になったとしても、出力トラ
ンジスタＴｒ１，Ｔｒ２がブレークダウンするようなこ
とはなく、出力を安定したオープン状態に保持すること
が可能となる。
１０の出力トランジスタＴｒ１，Ｔｒ２がＯＦＦした状
態では、出力端子に接続された外部負荷側からの回り込
みにより出力端子が高電圧になったとしても、出力トラ
ンジスタＴｒ１，Ｔｒ２がブレークダウンするようなこ
とはなく、出力を安定したオープン状態に保持すること
が可能となる。
【００５１】また、本実施例では、第１のカレントミラ
ー回路を構成するＰＮＰトランジスタＴｒ４，Ｔｒ３の
ベースを、抵抗器Ｒ０を介して、電源ラインに接続して
いることから、出力停止時に、このベースにリーク電流
が流れたとしても、ＰＮＰトランジスタＴｒ３が動作し
てＮＰＮトランジスタＴｒ１側にバイアス電流が流れる
ようなことはない。つまり、本実施例では、第１のカレ
ントミラー回路に設けた抵抗器Ｒ０によって、より安定
したオープン状態を保持することができる。
ー回路を構成するＰＮＰトランジスタＴｒ４，Ｔｒ３の
ベースを、抵抗器Ｒ０を介して、電源ラインに接続して
いることから、出力停止時に、このベースにリーク電流
が流れたとしても、ＰＮＰトランジスタＴｒ３が動作し
てＮＰＮトランジスタＴｒ１側にバイアス電流が流れる
ようなことはない。つまり、本実施例では、第１のカレ
ントミラー回路に設けた抵抗器Ｒ０によって、より安定
したオープン状態を保持することができる。
【００５２】ここで、本実施例では、回路構成上、出力
停止信号（ハイレベル）が入力されると、まず第１のカ
レントミラー回路の動作が停止して、ＮＰＮトランジス
タＴｒ１側への定電流の供給が遮断され、その後、共通
エミッタ増幅器４０の出力トランジスタＴｒ６４がオフ
して、ＰＮＰトランジスタＴｒ２への信号入力が遮断さ
れる。この結果、出力停止時には、一対の出力トランジ
スタＴｒ１，Ｔｒ２のうち、まずＮＰＮトランジスタＴ
ｒ１がオフし、次にＰＮＰトランジスタＴｒ２がＯＦＦ
することになる。
停止信号（ハイレベル）が入力されると、まず第１のカ
レントミラー回路の動作が停止して、ＮＰＮトランジス
タＴｒ１側への定電流の供給が遮断され、その後、共通
エミッタ増幅器４０の出力トランジスタＴｒ６４がオフ
して、ＰＮＰトランジスタＴｒ２への信号入力が遮断さ
れる。この結果、出力停止時には、一対の出力トランジ
スタＴｒ１，Ｔｒ２のうち、まずＮＰＮトランジスタＴ
ｒ１がオフし、次にＰＮＰトランジスタＴｒ２がＯＦＦ
することになる。
【００５３】従って、本実施例のオペアンプによれば、
出力停止時に出力端子が一時的にグランド電位まで低下
することになり、外部負荷がこのような条件下でも正常
動作するシステムであれば問題ないが、オペアンプの出
力端子がグランド電位まで低下すると外部負荷に不具合
が生じるシステムでは使用できない。
出力停止時に出力端子が一時的にグランド電位まで低下
することになり、外部負荷がこのような条件下でも正常
動作するシステムであれば問題ないが、オペアンプの出
力端子がグランド電位まで低下すると外部負荷に不具合
が生じるシステムでは使用できない。
【００５４】しかし、本実施例のプッシュプル出力回路
１０は、内部回路を少し変更するだけで、出力トランジ
スタＴｒ１，Ｔｒ２がＯＦＦする順序を変更できるた
め、どのようなシステムでも容易に対応させることがで
きる。以下、出力トランジスタＴｒ１，Ｔｒ２がＯＦＦ
する順序が上記実施例とは逆になるように構成したプッ
シュプル出力回路（請求項７に対応した回路）２０を備
えたオペアンプについて、本発明の第２実施例として説
明する。
１０は、内部回路を少し変更するだけで、出力トランジ
スタＴｒ１，Ｔｒ２がＯＦＦする順序を変更できるた
め、どのようなシステムでも容易に対応させることがで
きる。以下、出力トランジスタＴｒ１，Ｔｒ２がＯＦＦ
する順序が上記実施例とは逆になるように構成したプッ
シュプル出力回路（請求項７に対応した回路）２０を備
えたオペアンプについて、本発明の第２実施例として説
明する。
【００５５】図３に示す如く、本実施例のオペアンプ
は、図２に示したオペアンプと略同様の構成をしてお
り、上記実施例と異なる点は、プッシュプル出力回路２
０において、第１のカレントミラー回路を構成する第３
のＰＮＰトランジスタＴｒ４が、自己のベースに接続さ
れる第１コレクタのみを備えたＰＮＰトランジスタから
構成され、第４のＮＰＮトランジスタＴｒ７のベースが
抵抗器Ｒ２１を介して第５のＮＰＮトランジスタＴｒ８
のコレクタに接続され、第５のＮＰＮトランジスタＴｒ
８のコレクタが抵抗器Ｒ２２を介して第６のＮＰＮトラ
ンジスタＴｒ９のベースに接続され、出力停止信号入力
用の入力端子がＮＰＮトランジスタＴｒ８のベースに接
続されている点である。なお、この点以外は、図２に示
したオペアンプと全く同様であるため、説明は省略す
る。
は、図２に示したオペアンプと略同様の構成をしてお
り、上記実施例と異なる点は、プッシュプル出力回路２
０において、第１のカレントミラー回路を構成する第３
のＰＮＰトランジスタＴｒ４が、自己のベースに接続さ
れる第１コレクタのみを備えたＰＮＰトランジスタから
構成され、第４のＮＰＮトランジスタＴｒ７のベースが
抵抗器Ｒ２１を介して第５のＮＰＮトランジスタＴｒ８
のコレクタに接続され、第５のＮＰＮトランジスタＴｒ
８のコレクタが抵抗器Ｒ２２を介して第６のＮＰＮトラ
ンジスタＴｒ９のベースに接続され、出力停止信号入力
用の入力端子がＮＰＮトランジスタＴｒ８のベースに接
続されている点である。なお、この点以外は、図２に示
したオペアンプと全く同様であるため、説明は省略す
る。
【００５６】このように構成された本実施例のプッシュ
プル出力回路２０においては、出力停止信号としてロー
レベルの信号を入力端子に入力すれば、ＮＰＮトランジ
スタＴｒ８がＯＦＦ状態となり、ＮＰＮトランジスタＴ
ｒ９及びＴｒ７が共にＯＮ状態となる。そして、ＮＰＮ
トランジスタＴｒ９がＯＮ状態となると、共通エミッタ
増幅器４０の出力トランジスタ（ＮＰＮトランジスタＴ
ｒ６４）がＯＦＦするため、一対の出力トランジスタＴ
ｒ１，Ｔｒ２のうちのＰＮＰトランジスタＴｒ２がＯＦ
Ｆする。また、ＮＰＮトランジスタＴｒ７がＯＮ状態と
なると、第２のカレントミラー回路及び第１のカレント
ミラー回路を構成するトランジスタＴｒ６，Ｔｒ５，Ｔ
ｒ４，Ｔｒ３が順にＯＦＦすることから、もう一方の出
力トランジスタ（ＮＰＮトランジスタＴｒ１）は、ＰＮ
ＰトランジスタＴｒ２よりも後にＯＦＦ状態となる。従
って、本実施例では、出力停止信号（ローレベル）入力
後に、ＰＮＰトランジスタＴｒ２が先にＯＦＦし、その
後ＮＰＮトランジスタＴｒ１がＯＦＦすることになり、
出力停止時、出力端子は一時的に電源電圧まで上昇す
る。従って、本実施例のオペアンプは、外部負荷がオペ
アンプから電源電圧Ｖｂが出力されても正常動作し得る
システムにおいて使用することができる。
プル出力回路２０においては、出力停止信号としてロー
レベルの信号を入力端子に入力すれば、ＮＰＮトランジ
スタＴｒ８がＯＦＦ状態となり、ＮＰＮトランジスタＴ
ｒ９及びＴｒ７が共にＯＮ状態となる。そして、ＮＰＮ
トランジスタＴｒ９がＯＮ状態となると、共通エミッタ
増幅器４０の出力トランジスタ（ＮＰＮトランジスタＴ
ｒ６４）がＯＦＦするため、一対の出力トランジスタＴ
ｒ１，Ｔｒ２のうちのＰＮＰトランジスタＴｒ２がＯＦ
Ｆする。また、ＮＰＮトランジスタＴｒ７がＯＮ状態と
なると、第２のカレントミラー回路及び第１のカレント
ミラー回路を構成するトランジスタＴｒ６，Ｔｒ５，Ｔ
ｒ４，Ｔｒ３が順にＯＦＦすることから、もう一方の出
力トランジスタ（ＮＰＮトランジスタＴｒ１）は、ＰＮ
ＰトランジスタＴｒ２よりも後にＯＦＦ状態となる。従
って、本実施例では、出力停止信号（ローレベル）入力
後に、ＰＮＰトランジスタＴｒ２が先にＯＦＦし、その
後ＮＰＮトランジスタＴｒ１がＯＦＦすることになり、
出力停止時、出力端子は一時的に電源電圧まで上昇す
る。従って、本実施例のオペアンプは、外部負荷がオペ
アンプから電源電圧Ｖｂが出力されても正常動作し得る
システムにおいて使用することができる。
【００５７】なお、本実施例のオペアンプにおいては、
出力停止信号としてローレベルの信号を入力することに
より動作を停止するため、オペアンプとして通常動作さ
せる際には、出力停止信号入力用の入力端子にハイレベ
ルの信号を入力して、ＮＰＮトランジスタＴｒ８をＯＮ
させればよい。
出力停止信号としてローレベルの信号を入力することに
より動作を停止するため、オペアンプとして通常動作さ
せる際には、出力停止信号入力用の入力端子にハイレベ
ルの信号を入力して、ＮＰＮトランジスタＴｒ８をＯＮ
させればよい。
【００５８】以上、本発明の一実施例について説明した
が、本発明は、上記実施例に限定されるものではなく、
種々の態様を採ることができる。例えば、上記実施例で
は、本発明を適用したプッシュプル出力回路１０，２０
を出力段に備えたオペアンプについて説明したが、本発
明のプッシュプル出力回路は、例えばコンパレータ等、
オペアンプ以外の回路の出力段として使用できる。ま
た、上記実施例では、反転入力端子（−入力）及び非反
転入力端子（＋入力）からの信号を夫々ダーリントン接
続されたＰＮＰトランジスタＴｒ５１，Ｔｒ５２及びＴ
ｒ５３，Ｔｒ５４を介して入力するよう構成された差動
増幅器を備え、しかも、位相補償用のコンデンサＣ６１
を内蔵したオペアンプを例にとり説明したが、本発明の
プッシュプル出力回路は、どのようなタイプのオペアン
プであっても適用することができる。
が、本発明は、上記実施例に限定されるものではなく、
種々の態様を採ることができる。例えば、上記実施例で
は、本発明を適用したプッシュプル出力回路１０，２０
を出力段に備えたオペアンプについて説明したが、本発
明のプッシュプル出力回路は、例えばコンパレータ等、
オペアンプ以外の回路の出力段として使用できる。ま
た、上記実施例では、反転入力端子（−入力）及び非反
転入力端子（＋入力）からの信号を夫々ダーリントン接
続されたＰＮＰトランジスタＴｒ５１，Ｔｒ５２及びＴ
ｒ５３，Ｔｒ５４を介して入力するよう構成された差動
増幅器を備え、しかも、位相補償用のコンデンサＣ６１
を内蔵したオペアンプを例にとり説明したが、本発明の
プッシュプル出力回路は、どのようなタイプのオペアン
プであっても適用することができる。
【図１】 本発明のプッシュプル出力回路の基本構成を
説明する説明図である。
説明する説明図である。
【図２】 第１実施例のオペアンプの回路構成を表す電
気回路図である。
気回路図である。
【図３】 第２実施例のオペアンプの回路構成を表す電
気回路図である。
気回路図である。
【図４】 従来のオペアンプの一例を表す電気回路図で
ある。
ある。
【図５】 従来のプッシュプル出力回路をオペアンプの
出力段に設けた場合の回路構成を説明する説明図であ
る。
出力段に設けた場合の回路構成を説明する説明図であ
る。
２…入力部 ４…出力停止回路 ６ａ，６ｂ…定電
流回路 ８…レベルシフト回路 １０，２０…プッシュプル出
力回路 ３０…差動増幅器 Ｄ１，Ｄ２…ダイオード Ｒ
１，Ｒ２…抵抗器 Ｔｒ１，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８，Ｔｒ９…Ｎ
ＰＮトランジスタ Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ１１，Ｔｒ１２…ＰＮＰ
トランジスタ
流回路 ８…レベルシフト回路 １０，２０…プッシュプル出
力回路 ３０…差動増幅器 Ｄ１，Ｄ２…ダイオード Ｒ
１，Ｒ２…抵抗器 Ｔｒ１，Ｔｒ５，Ｔｒ６，Ｔｒ７，Ｔｒ８，Ｔｒ９…Ｎ
ＰＮトランジスタ Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ１１，Ｔｒ１２…ＰＮＰ
トランジスタ
Claims (9)
- 【請求項１】 コレクタが直流電源の高電位側に接続さ
れ、エミッタが出力端子に接続された第１のＮＰＮトラ
ンジスタと、 コレクタが前記直流電源の低電位側に接続され、エミッ
タが前記出力端子に接続された第１のＰＮＰトランジス
タと、 前記第１のＮＰＮトランジスタのベース−エミッタ間、
及び前記第１のＰＮＰトランジスタのベース−エミッタ
間に、夫々設けられた抵抗体と、 前記第１のＮＰＮトランジスタのベース及び前記第１の
ＰＮＰトランジスタのベースに信号を入力する入力部
と、 外部から出力停止信号を受けると、前記入力部と前記第
１のＮＰＮトランジスタのベース及び前記第１のＰＮＰ
トランジスタのベースとの接続を遮断する出力停止回路
と、 を備えたことを特徴とするプッシュプル出力回路。 - 【請求項２】 前記入力部は、 前記直流電源の高電位側から前記第１のＮＰＮトランジ
スタのベース側に定電流を供給する第１の定電流回路
と、 前記第１のＰＮＰトランジスタのベース側から前記直流
電源の低電位側へ定電流を供給する第２の定電流回路
と、 前記第１のＮＰＮトランジスタのベース及び前記第１の
ＰＮＰトランジスタのベースに信号を入力する信号入力
部と、 前記第１のＮＰＮトランジスタのベースと前記第１のＰ
ＮＰトランジスタのベースとの間に接続され、各トラン
ジスタのベース間を各トランジスタが動作可能な電位差
に保持するレベルシフト回路と、 から構成され、前記出力停止回路は、外部から出力停止
信号を受けると、前記第１及び第２の定電流回路の動作
を停止させると共に、前記信号入力部から前記第１のＮ
ＰＮトランジスタのベース及び第１のＰＮＰトランジス
タのベースへの信号入力を遮断することを特徴とする請
求項１に記載のプッシュプル出力回路。 - 【請求項３】 前記入力部は、 前記第１のＰＮＰトランジスタのベース側から前記直流
電源の低電位側へ定電流を供給する第２の定電流回路
と、 前記第１のＮＰＮトランジスタのベースに信号を入力す
る信号入力部と、 前記第１のＮＰＮトランジスタのベースと前記第１のＰ
ＮＰトランジスタのベースとの間に接続され、各トラン
ジスタのベース間を各トランジスタが動作可能な電位差
に保持するレベルシフト回路と、 から構成され、前記出力停止回路は、外部から出力停止
信号を受けると、前記第２の定電流回路の動作を停止さ
せると共に、前記信号入力部から前記第１のＮＰＮトラ
ンジスタのベースへの信号入力を遮断することを特徴と
する請求項１に記載のプッシュプル出力回路。 - 【請求項４】 前記入力部は、 前記直流電源の高電位側から前記第１のＮＰＮトランジ
スタのベース側に定電流を供給する第１の定電流回路
と、 前記第１のＰＮＰトランジスタのベースに信号を入力す
る信号入力部と、 前記第１のＮＰＮトランジスタのベースと前記第１のＰ
ＮＰトランジスタのベースとの間に接続され、各トラン
ジスタのベース間を各トランジスタが動作可能な電位差
に保持するレベルシフト回路と、 から構成され、前記出力停止回路は、外部から出力停止
信号を受けると、前記第１の定電流回路の動作を停止さ
せると共に、前記信号入力部から前記第１のＰＮＰトラ
ンジスタのベースへの信号入力を遮断することを特徴と
する請求項１に記載のプッシュプル出力回路。 - 【請求項５】 前記定電流回路及び出力停止回路は複数
のバイポーラトランジスタから構成され、前記出力停止
回路は、前記出力停止信号を受けると、前記各バイポー
ラトランジスタのスイッチング遅れによって決定される
所定順序で、前記定電流回路の動作を停止させると共に
前記信号入力部からの信号入力を遮断することを特徴と
する請求項２〜請求項４いずれか記載のプッシュプル出
力回路。 - 【請求項６】 請求項４に記載のプッシュプル出力回路
において、 前記第１の定電流回路は、 エミッタが前記直流電源の高電位側に接続され、コレク
タが前記第１のＮＰＮトランジスタのベースに接続され
た第２のＰＮＰトランジスタと、 ２個のコレクタを有し、エミッタが前記直流電源の高電
位側に接続されると共に、ベースが前記第２のＰＮＰト
ランジスタのベースに接続され、第１コレクタが自己の
ベースに接続されて、前記第２のＰＮＰトランジスタと
共に第１のカレントミラー回路を構成する第３のＰＮＰ
トランジスタと、 コレクタが前記第３のＰＮＰトランジスタの第１コレク
タに接続され、エミッタが前記直流電源の低電位側に接
続された第２のＮＰＮトランジスタと、 エミッタが前記直流電源の低電位側に接続されると共
に、ベースが前記第２のＰＮＰトランジスタのベースに
接続され、コレクタが自己のベースに接続されて、前記
第２のＮＰＮトランジスタと共に第２のカレントミラー
回路を構成する第３のＮＰＮトランジスタと、 前記直流電源の高電位側と前記第３のＮＰＮトランジス
タのコレクタとの間に設けられた第１の定電流源と、 から構成され、 前記出力停止回路は、 コレクタ及びエミッタが夫々前記第３のＮＰＮトランジ
スタのコレクタ及びエミッタに接続され、前記出力停止
信号としてハイレベルの信号がベースに入力されたとき
にＯＮ状態となって、前記第２及び第１のカレントミラ
ー回路に流れる電流を順に遮断する第４のＮＰＮトラン
ジスタと、 ベースが、前記第３のＰＮＰトランジスタの第２コレク
タに接続されると共に、抵抗体を介して前記直流電源の
低電位側に接続され、エミッタが前記直流電源の低電位
側に接続された第５のＮＰＮトランジスタと、 前記直流電源の高電位側と前記第５のＮＰＮトランジス
タのコレクタとの間に設けられた第２の定電流源と、 ベースが前記第５のＮＰＮトランジスタのコレクタに接
続されると共に、エミッタが前記直流電源の低電位側に
接続され、コレクタが前記第１のＰＮＰトランジスタの
ベースに前記入力信号を入力する信号入力用トランジス
タのベースに接続されて、前記第５のＮＰＮトランジス
タのＯＦＦ時に該信号入力用トランジスタをＯＦＦして
前記入力信号の入力を遮断する第６のＮＰＮトランジス
タと、 から構成されたことを特徴とするプッシュプル出力回
路。 - 【請求項７】 請求項６に記載のプッシュプル出力回路
において、 前記第１のカレントミラー回路を構成する第３のＰＮＰ
トランジスタを、自己のベースに接続される第１コレク
タのみを備えたＰＮＰトランジスタから構成し、 前記第４のＮＰＮトランジスタのベースを抵抗体を介し
て前記第５のＮＰＮトランジスタのコレクタに接続する
と共に、前記第５のＮＰＮトランジスタのコレクタを抵
抗体を介して前記第６のＮＰＮトランジスタのベースに
接続し、 前記出力停止信号として前記第５のＮＰＮトランジスタ
のベースにローレベルの信号を入力したときに、前記第
５のＮＰＮトランジスタがＯＦＦ状態となって、前記第
６のＮＰＮトランジスタを介して前記信号入力用トラン
ジスタをＯＦＦさせると共に、前記第４のＮＰＮトラン
ジスタを介して前記第２及び第１のカレントミラー回路
に流れる電流を順に遮断するよう構成してなることを特
徴とするプッシュプル出力回路。 - 【請求項８】 前記レベルシフト回路は、アノードが前
記第１のＮＰＮトランジスタのベースに接続された第１
のダイオードと、アノードが前記第１のダイオードのカ
ソードに接続され、カソードが前記第１のＰＮＰトラン
ジスタのベースに接続された第２のダイオードと、から
なることを特徴とする請求項２〜請求項７いずれか記載
のプッシュプル出力回路。 - 【請求項９】 前記プッシュプル出力回路は、入力段に
差動増幅器を備えたオペアンプの出力段を構成する出力
回路であることを特徴とする請求項１〜請求項８いずれ
か記載のプッシュプル出力回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02289597A JP3666164B2 (ja) | 1997-02-05 | 1997-02-05 | プッシュプル出力回路 |
| DE19804379A DE19804379A1 (de) | 1997-02-05 | 1998-02-04 | Abtast- und Haltekreis |
| US09/019,363 US6034556A (en) | 1997-02-05 | 1998-02-05 | Sample-and-hold circuit including operational amplifier as an input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02289597A JP3666164B2 (ja) | 1997-02-05 | 1997-02-05 | プッシュプル出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10224165A true JPH10224165A (ja) | 1998-08-21 |
| JP3666164B2 JP3666164B2 (ja) | 2005-06-29 |
Family
ID=12095395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02289597A Expired - Fee Related JP3666164B2 (ja) | 1997-02-05 | 1997-02-05 | プッシュプル出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3666164B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518803B2 (en) | 2000-11-08 | 2003-02-11 | Denso Corporation | Output circuit |
| JP2013066100A (ja) * | 2011-09-20 | 2013-04-11 | Hitachi Kokusai Electric Inc | 電源回路 |
| JP2021073690A (ja) * | 2020-12-29 | 2021-05-13 | ローム株式会社 | 半導体集積回路装置及びそのスクリーニング方法並びにオペアンプ |
-
1997
- 1997-02-05 JP JP02289597A patent/JP3666164B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518803B2 (en) | 2000-11-08 | 2003-02-11 | Denso Corporation | Output circuit |
| JP2013066100A (ja) * | 2011-09-20 | 2013-04-11 | Hitachi Kokusai Electric Inc | 電源回路 |
| JP2021073690A (ja) * | 2020-12-29 | 2021-05-13 | ローム株式会社 | 半導体集積回路装置及びそのスクリーニング方法並びにオペアンプ |
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| Publication number | Publication date |
|---|---|
| JP3666164B2 (ja) | 2005-06-29 |
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