JPH11515157A - トランジスタ比率が制御されたｃｍｏｓ伝送線等化器 - Google Patents

Abstract

(57)【要約】 伝送線を通して送られた歪んだ信号を受取り、信号の歪みを補償するためのＣＭＯＳ伝送線等化器が提供される。この等化器は、単一の極および単一の零点を備える伝達関数特性を有する。伝達関数は、単一の極と単一の零点との間の比率を制御するためのミラー比回路（ＣＭＲ）を含む。ミラー比回路はトランジスタサイズの比率により制御される。単一の零点は、伝送線の伝達関数における優勢の極を相殺して、伝送線を原因とする信号の歪みを補償する働きをする。

Description

【発明の詳細な説明】 トランジスタ比率が制御されたＣＭＯＳ伝送線等化器 発明の背景 １．発明の分野 本発明は包括的に、データ通信システムにおいて用いられる集積回路技術に関 する。具体的には、本発明は伝送線を原因とする信号の歪みを補償するためのＣ ＭＯＳ伝送線等化器に関する。 ２．先行技術の説明 データ通信システムの技術では一般に知られているように、送信機がアナログ ／デジタル信号を伝送線などの伝送媒体で受信機に送るとき、受信されたアナロ グ／デジタル信号は、一定の長さの伝送線で送信されているために歪む可能性が ある。たとえば、１００ＢａｓｅＴイーサネット（Ethernet）受信機は（イーサ ネット標準ＡＮＳＩ／ＩＥＥＥ標準８０２．３μに従う）、１００ｍまでの長さ の伝送線を通して送られた秒速１２５メガビットの速度の３レベルのアナログ信 号を受信可能でなければならない。信号が伝送線を通して送信されたために生じ る信号の歪みを補償するためには、何らかのタイプの「等化器回路」が典型的に 必要とされ、信号は受信機に送り込まれる前に等化器回路に与えられる。 あるタイプの等化器回路は、集積回路として実現される第１世代フィルタであ るアクティブＲＣフィルタである。この設計では、アクティブフィルタは主とし て、非常に高い利得−帯域幅を有する演算増幅器、抵抗器およびキャパシタとい う３つの基本的な構成要素からなる。原則的には異なるＲＣフィルタをかなり容 易に設計することができるが、実際にはＣＭＯＳ技術において広範囲の周波数に わたって十分に高い利得を有する演算増幅器を得ることは困難なことが多いとい う欠点がある。したがって、不十分な利得−帯域幅を有する演算増幅器を用いる と、フィルタの出力で信号の歪みが生じ得る。さらに、トリミングプロセスにか かるさらなる費用なくして、必要な正確な値を有する抵抗器およびキャパシタを 提供することはＣＭＯＳ技術では必ずしも可能ではない。 ＣＭＯＳ技術では、絶対値を有する抵抗器およびキャパシタを製造することは 非常に困難であることもまた知られていた。しかしながら、異なるデバイスの幾 何学的サイズを極めて正確に整合させることができる。こうした実現化例に基づ いて、交換キャパシタフィルタと呼ばれる第２のタイプのフィルタを開発してこ のフィルタをシリコンに集積化することが行なわれている。この方法の実施はキ ャパシタの正確な値に依存するものではなく、キャパシタンスの値の比率に依存 するものであるが、それでもなお演算増幅器の使用が必要であり、そのためにＲ Ｃフィルタと同じ問題がある。 トランスコンダクタンス−Ｃフィルタと呼ばれる第３のタイプのフィルタにお いては、この技術は、本質的に電圧が制御される電流源でありトランスコンダク タンスはＭＯＳプロセスから得られるというＭＯＳトランジスタの特徴を利用す る。この設計は演算増幅器を使用せずむしろトランジスタのトランスコンダクタ ンスおよびキャパシタンスに基づくものであるため、利得−帯域幅が高いフィル タを提供することができるという利点がある。それにもかかわらず、この技術に も問題がないわけではない。トランジスタデバイスのトランスコンダクタンスは シリコンウエハプロセスコーナーについては安定でなく温度に依存するため、何 らかの変化に対し修正を行なうためにさらなる回路が一般には必要であり、フィ ルタ設計のコストが増大する。 したがって、性能が向上し先行技術の欠点を克服した、信号歪みを補償するた めの改良されたＣＭＯＳ伝送線等化器を提供することが望ましい。シリコンウエ ハプロセスコーナーに対しかつ温度変化に対し安定した動作をもたらすために、 特性がトランジスタのサイズの比率により制御される等化器を提供することもま た好都合である。発明の概要 したがって、本発明の包括的な目的は、伝送線により生じる信号歪みを補償す るための、先行技術の欠点を克服したＣＭＯＳ伝送線等化器を提供することであ る。 本発明の目的は、ＣＭＯＳ技術に適した高速動作を行なうＣＭＯＳ伝送線等化 器を提供することである。 本発明の他の目的は、シリコン上に比較的小さな回路サイズで形成されたＣＭ ＯＳ伝送線等化器を提供することである。 本発明のさらに他の目的は、プロセスコーナーおよび温度変化に対し安定した 動作をもたらすために、特性がトランジスタサイズ比率により制御されるＣＭＯ Ｓ伝送線等化器を提供することである。 本発明の好ましい実施例に従い、伝送線を通して送信される歪んだ信号を受信 し、かつ信号歪みを補償するためのＣＭＯＳ伝送線等化器が提供される。この等 化器は、伝送線を通して送信される歪んだ信号を受取るための入力端子を含む。 伝送線は伝達関数における優勢の零点を有する。伝達関数回路は、単一の極およ び単一の零点を発生させるために与えられる。伝達関数回路は、単一の極と単一 の零点との間の比率を制御するためのミラー比回路を含む。ミラー比回路はトラ ンジスタサイズ比率により制御される。単一の零点は、伝送線により生じる信号 歪みを補償するために、伝送線の伝達関数における優勢の極を相殺する役割を果 たす。等化器により復元された復元信号を発生するための出力端子が与えられる 。図面の簡単な説明 本発明の他の目的および利点は、添付の図面と関連づけて以下の詳細な説明を 読むことによりさらに十分に明らかになるであろう。図面において同じ参照番号 は対応する部分を示すものとする。 図１は、本発明の原理に従い構成された、ＣＭＯＳ伝送線等化器１２を用いる データ通信システムの簡単なブロック図である。 図２（ａ）から図２（ｆ）は、本発明の動作を説明するのに役立つ、図１にお ける種々のポイントでの波形を示す。 図３は、図１の等化器のブロック図である。 図４は、図３の実現化例を示す、ＣＭＯＳ伝送線等化器の詳細な概略回路図で ある。 図５は、Ｑの種々の値について図３の伝達関数を示すスパイスシミュレーショ ンである。好ましい実施例の説明 詳細には図面を参照して、図１には、本発明の原理に従い構成されるＣＭＯＳ 伝送線等化器１２を利用するデータ通信システム１０の簡単なブロック図が示さ れる。データ通信システム１０は、ＭＬＴ−３送信機１４と、結合変圧器１６と 伝送媒体１８と、反結合変圧器２０と、本発明の等化器１２と、イーサネット受 信機２２とを含む。好ましくは、伝送媒体１８は１００メートルまでの長さの伝 送線またはケーブルである。伝送線の帯域幅は限定されているため、この伝送線 を通して送信される信号には、振幅損および位相シフトが生じ、その量は信号周 波数に依存する。信号の周波数が高いほど、振幅損および位相シフトはより大き くなり、信号歪みが生じるであろう。 伝送線等化器１２は、伝送線の歪みを補償する（等化する）ために、信号が伝 送線を通して送信された後に信号の高周波成分を高めるように設計される。した がって、等化器は入力２４で伝送線１８から歪んだ信号を受信し、出力２６で送 信機１４から送信された元の信号に限りなく近いものとされた復元された信号を 与える。その後復元された信号は受信機２２に送られる。 伝送線の長さの周波数応答（伝達関数）は測定可能であり、単一の優勢な極を 有するローパスフィルタに近似することがわかっている。これに鑑みると、伝送 線歪みを補償するためには、伝送線の伝達関数における優勢の極を相殺するため に伝達関数において優勢の零点を有する周波数応答の等化器を設計することが必 要である。その結果、伝送線の限られた帯域幅により生じる信号歪みを排除する ことができる。 図３には、本発明に従う図１のＣＭＯＳ伝送線等化器１２のブロック図（信号 フローグラフとも呼ばれる）が示される。等化器１２は上記のように伝送線１６ の信号歪みを補償するように設計されている。等化器１２は、第１のトランスコ ンダクタンスブロックＧ１、第１の加算器ブロックＳ１、トランスインピーダン スブロックＺ、第２のトランスコンダクタンスブロックＧ２、電流ミラー比ブロ ックＣＭＲ、第２の加算器ブロックＳ２、第３のトランスコンダクタンスブロッ クＧ３、および単位利得電流増幅器ブロックＧ４からなる。 図からわかるように、Ｇ１はＧｍｄの値を有し、完全に差動の入力信号Ｖ_inを 受取り、電流信号Ｉ_inを発生させる。第１の加算器Ｓ１は、プラス（＋）入 力端子で電流信号Ｉ_inを受取り、マイナス（−）端子で、Ｇｍという値を有する 第３のトランスコンダクタンスブロックＧ３からフィードバック電流信号Ｉ_Bを 受取る。こうして、第１の加算器Ｓ１の出力は、トランスインピーダンスブロッ クＺに与えられる信号Ｉ_in−Ｉ_Bを発生する。トランスインピーダンスブロック は１／ＳＣの値を有し、出力電圧信号Ｖ_Sを発生させる。 電圧信号Ｖ_Sは第３のトランスコンダクタンスブロックＧ３の入力に戻される 。第２のトランスコンダクタンスブロックＧ２もまたＧｍの値を有し、入力で電 圧信号Ｖ_Sを受取り電流信号Ｉ₁を発生させる。電流ミラー比ブロックＣＭＲはＩ₁ ／Ｉ₂＝Ｑの値を有し、入力で電流信号Ｉ₁を受取り、出力で電流信号Ｉ₂を発生 させる。第２の加算器Ｓ２は第１のプラス入力端子で直接電流信号Ｉ₂を受取り 、第２のプラス入力端子で、利得１の増幅器ブロックＧ４を通して送られてきた 信号Ｉ_in−Ｉ_Bを第１の加算器Ｓ１から受取る。第２の加算器ブロックＳ２の出 力は、等化器１２の出力としても規定される電流信号Ｉ_OUTを発生する。 図３の等化器１２の全体的な伝達関数はＨ（Ｓ）として規定され、実際に１つ の真の極（Ｇｍ／Ｃの値に等しい）および１つの真の零点（Ｇｍ／Ｃ（１／Ｑ） の値に等しい）を有することを示すことがわかる。Ｑは、電流信号Ｉ₁とＩ₂との 電流ミラー比により規定され、極と零点との比率を決定する。 はじめに、電圧信号Ｖ_Sは数学的に以下のように表現できることに注意する。 等式（１）の電流Ｉ_inおよびＩ_Bを置換すると以下のとおりになる。 電圧信号Ｖ_Sについて等式（２）を解くと以下のとおりとなる。 等式（３）を整理すると以下のとおりになる。 Ｇｍ／Ｃが極ω_Pに等しいとすると以下のとおりになる。 第２の加算器Ｓ２の出力を参照すると、出力電流Ｉ_OUTは以下のように示すこ とができる。 式中Ｉ_FはブロックＧ４の出力電流である。 等式（６）において電流Ｉ₂およびＩ_Fを置換すると以下が得られる。 さらに、等式（７）で電流Ｉ₁、Ｉ_inおよびＩ_Bを置換すると以下のとおりにな る。 整理およびＶ_S・Ｇｍの因数分解により以下が得られる。 電圧信号Ｖ_Sについて上記等式（５）を等式（９）に代入すると以下が得られ る。 等式（１０）を簡約しＩ_OUT／Ｉ_inについて解くと以下のとおりになる。 Ｇｍ／Ｃをω_Pで再び置換し簡約すると、図２の全体の伝達関数Ｈ（Ｓ）は以 下のとおりになる。 上記等式（１２）からわかるように、等化器１２の伝達関数はＧｍ／Ｃの値で １つの真の極を有し、（Ｇｍ／Ｃ）／Ｑの値で１つの真の零点を有する。このよ うに、等化器１２は、伝達関数の極および零点を実現するためにＣＭＯＳトラン ジスタのトランスコンダクタンス特性およびゲートキャパシタンスを利用するこ とにより実現できる。さらに、伝達関数における零点と極との関係は、Ｑにより 制御されることが注目されるだろう。Ｑの値は回路の構成要素の正確な値に依存 するのではなく、電流Ｉ₁とＩ₂との電流ミラー比の関数である。上記で指摘した ように、ＣＭＯＳ技術では、回路素子の絶対値を制御することは不可能であるが 、デバイスの幾何学的サイズを整合させることは容易である。したがって、本発 明の等化器１２を、プロセスコーナーおよび温度の変動に対して非常に安定した ものとすることができる。なぜなら、電流の値の比率（Ｑ）を正確に制御できる からである。この結果、電流が安定した比率でミラー可能であれば、極と零点と の比率もまた安定するであろう。 図４は、図３の実際の実現化例であるＣＭＯＳ伝送線等化器１２の詳細な概略 回路図を示す。等化器１２の伝達関数特性は、異なるデバイスのトランジスタサ イズの比率により制御される。ＰチャネルＭＯＳトランジスタＭＧ１およびＭＧ ２は電流ミラー配置で接続され、第１のトランスコンダクタンスブロックＧ１に 対応する。図３のブロック図はシングルエンドの動作について示されているが、 図４の回路は雑音を減少させる完全な差動動作について示されている。したがっ て、対応する他方の半分のためにＰチャネルＭＯＳトランジスタＭＧ１Ｘおよび ＭＧ２Ｘも与えられる。トランジスタＭＧ１およびＭＧ２のゲートは端子２４ａ で入力電圧信号Ｖ_Pを受取り、トランジスタＭＧ１ＸおよびＭＧ２Ｘのゲートは 端子２４ｂで入力電圧信号Ｖ_Nを受取る。トランジスタＭＧ１のドレインにおけ る電流は図３における電流Ｉ_inを表わす。トランジスタＭＧ１のソースおよび基 板は、典型的には＋５．０ボルト以下である正の電源電圧ＶＤＤに接続される。 ＮチャネルＭＯＳトランジスタＭＷ２およびＭＷ２ＸはＭＯＳキャパシタとし て機能するように接続され、トランスインピーダンスブロックＺに対応する。ト ランジスタＭＷ２およびＭＷ２Ｘのゲートはキャパシタの一方のプレートの機能 を果たし、そのドレインおよびソースは接続されてキャパシタの他方のプレート として機能する。ＮチャネルＭＯＳトランジスタＭＧＭ１およびＭＧＭ２はそれ ぞれトランスコンダクタンスブロックＧ３およびＧ２の値Ｇｍに対応する。同様 に、対応する他方の半分に対しＮチャネルＭＯＳトランジスタＭＧＭ１Ｘおよび ＭＧＭ２Ｘもまた与えられる。トランジスタＭＧＭ１のゲートは電圧信号Ｖ_Sを 受取る。トランジスタＭＧＭ１のドレインにおける電流は図３におけるＩ_Sを表 わす。トランジスタＭＧＭ１のソースは典型的に接地電位ＶＳＳである端子３０ に接続される。 ＮチャネルＭＯＳトランジスタＭＱ０およびＭＱ０Ｘは図３の電流ミラー比ブ ロックＣＭＲとして機能する。トランジスタＭＱ０およびＭＱ０Ｘのサイズを制 御することにより、電流Ｉ₁およびＩ₂間のミラー比Ｑを選択して極と零点との比 率を決定することができる。トランジスタＭＱ０のゲートは電圧信号Ｖ_Sに接続 される。そのソースは接地電位に接続され、そのドレインはトランジスタＭＧＭ ２Ｘのドレインに結びつけられる。同様に、トランジスタＭＱ０Ｘのドレインは トランジスタＭＧＭ２のドレインに結びつけられる。トランジスタＭＲ０および ＭＲＸは抵抗器として働き出力電流Ｉ_OUTを電圧Ｖ_OUTに変換する。 以下に示した表には、図４の回路におけるトランジスタについての、典型的な 幅対長さ（Ｗ／Ｌ）の比率が示される。加えて、数字Ｍは並列接続された特定的 なＷ／Ｌ比率を有するトランジスタの数である。 上記からわかるように、電流Ｉ₁およびＩ₂間のミラー比ＱはトランジスタＭＧ Ｍ１からＭＱ０のトランジスタサイズの比率または３２／２×３を４．８／２× Ｍ１で除算したものに等しい。したがって、Ｑは９６／４．８×Ｍ１または２０ ／Ｍ１に等しい。このように、トランジスタＭＱ０の数である数Ｍ１を選択する ことにより、Ｑの値を制御できる。 図５は、Ｑの異なる値についての、図４の回路のスパイスシミュレーションを 示す。下側の曲線ＡのＱは低い。曲線ＢのＱの値は高い。これらの曲線は、図４ の等化器を通して伝送される信号における高周波成分が高められていることを示 す。 再び図１を参照して、等化器１２の動作を図２（ａ）から２（ｆ）の波形から 観察することができる。図２（ａ）は、伝送線１８の入力に与えられるシングル エンドの入力電流電圧信号Ｖ_IN1およびＶ_IN0それぞれを示す。図２（ｂ）は、伝 送線１８の入力を通して与えられる差動入力電圧信号Ｖ_IN1−Ｖ_IN0を示す。図２ （ｃ）は、（１００メートルの伝送線１８を通して伝送された後の）シングルエ ンドの歪んだ信号Ｖ_PおよびＶ_Nそれぞれを示す。等化器１２の入力端子２４ａお よび２４ｂを通して与えられる完全に差動の電圧信号Ｖ_in（Ｖ_P−Ｖ_N）は図２（ ｄ）に示される。（等化器を通過した後の）シングルエンドの復元された信号Ｖ_EOP およびＶ_EONは図２（ｅ）に示される。最後に、等化器の出力からの復元され た差動出力電圧Ｖ_OUT（Ｖ_EOP−Ｖ_EON）は図２（ｆ）に示される。上記のように 、図２（ｆ）の復元された信号Ｖ_OUTは、図２（ｂ）の差動入力信 号Ｖ_IN1−Ｖ_IN0に非常に似ている。 本発明のＣＭＯＳ伝送線等化器は従来技術による等化器に比較して以下の利点 を有する。 （ａ） プロセスコーナーおよび温度変化に対し変動しない電流ミラー比（ト ランジスタサイズ比）によりＱが制御されるためより安定した動作を行なう。 （ｂ） シリコン集積回路上に比較的小さな回路として実現可能である。 （ｃ） 動作の電流モードのため高速性能を有する。 （ｄ） トランジスタのトランスコンダクタンスおよびゲートキャパシタンス を用いて伝達関数の極／零点を実現して設計上さらなる同調回路を不要にする。 上記詳細な説明より、本発明は、伝送線を通して送信された歪んだ信号を受取 り、信号の歪みを補償するための改良されたＣＭＯＳ伝送線等化器を提供するこ とが理解できる。本発明の等化器は、プロセスコーナーおよび温度の変化に対し 安定した動作をもたらすためにトランジスタサイズの比率により制御される特性 を有する。この等化器は、伝送線を原因とする信号の歪みを補償するために、伝 送線の伝達関数における優勢の極を相殺するための単一の零点を伴う伝達関数を 有する。 本発明の好ましい実施例であると現在考えられるものについて図示し述べてい るが、当業者には、本発明の真の範囲から逸脱することなく種々の変更および修 正を加えることが可能であり、本発明の要素を等価物で代替することが可能であ ることが理解されるであろう。さらに、本発明の主要な範囲から逸脱することな く、本発明の教示に多くの修正を施して特定的な状況または材料に合わせること ができるであろう。したがって、本発明が本発明の実施を意図するベストモード として開示された具体的な実施例に限定されることではなく、本発明が以下の請 求範囲内のすべての実施例を含むことが意図されている。

Claims (1)

1. 【特許請求の範囲】 １．伝送線を通して伝送される歪んだ信号を受取り、信号歪みを補償するための ＣＭＯＳ伝送線等化器であって、前記等化器は、 伝送線を通して伝送される歪んだ信号を受取るための入力手段（２４）を含み 、前記伝送線は優勢の極を有する伝達関数を有し、前記等化器はさらに、 単一の極および単一の零点を発生するための伝達関数手段（Ｈ(Ｓ)）を含み、 前記伝達関数手段は前記単一の極および前記単一の零点間の比率を制御するた めのミラー比手段（ＣＭＲ）を含み、前記ミラー比手段はトランジスタサイズの 比率により制御され、 前記単一の零点は前記伝送線の伝達関数における優勢の極を相殺して前記伝送 線を原因とする信号歪みを補償し、前記等化器はさらに、 前記等化器により復元された復元信号を発生するための出力手段（２６）を含 む、ＣＭＯＳ伝送線等化器。 ２．前記伝達関数手段は、 に等しい伝達関数からなり、前記単一の極はＧｍ／Ｃにより規定され、前記単一 の零点はＧｍ／Ｃ Ｑにより規定され、前記ミラー比はＱにより規定される、請 求項１に記載のＣＭＯＳ伝送線等化器。 ３．第１のトランジスタ（ＭＧ１）を用いて第１のトランスコンダクタンス（Ｇ ｍｄ）を形成する、請求項１に記載のＣＭＯＳ伝送線等化器。 ４．第２のトランジスタ（ＭＷ２）を用いてキャパシタンス（Ｃ）を形成する、 請求項１に記載のＣＭＯＳ伝送線等化器。 ５．第３および第４のトランジスタ（ＭＧＭ１、ＭＧＭ２）を用いてトランスコ ンダクタンス（Ｇｍ）を形成する、請求項１に記載のＣＭＯＳ伝送線等化器。 ６．第５のトランジスタ（ＭＱ０）を用いてミラー比（Ｑ）を形成する、請求項 １に記載のＣＭＯＳ伝送線等化器。 ７．通信システムであって、オリジナルの信号を発生するための送信機手段（１ ４）と、 オリジナルの信号が自身を通して伝送される際にその信号に歪みを生じさせる 伝送媒体手段（１８）と、 前記伝送媒体手段を通して伝送される歪んだ信号を受取り、信号歪みを補償す るための等化器手段（１２）と、 前記等化器手段から復元された信号を受取るための受信機手段（２２）とを組 み合わせて含み、 前記等化器手段は伝送線を通して伝送される歪んだ信号を受取るための入力手 段（２４）を含み、前記伝送線は優勢の極を有する伝達関数を有し、前記等化器 手段はさらに、単一の極および単一の零点を発生するための伝達関数手段（Ｈ( Ｓ)）を含み、前記伝達関数手段は前記単一の極および前記単一の零点間の比率 を制御するためのミラー比手段（ＣＭＲ）を備え、前記ミラー比手段はトランジ スタサイズの比率により制御され、前記単一の零点は前記伝送線の伝達関数にお ける優勢の極を相殺して前記伝送線を原因とする信号歪みを補償し、前記等化器 手段はさらに前記等化器により復元された復元信号を発生するための出力手段（ ２６）を含む、通信システム。 ８．前記伝達関数は、 に等しい伝達関数からなり、前記単一の極はＧｍ／Ｃにより規定され、前記単一 の零点はＧｍ／Ｃ Ｑにより規定され、前記ミラー比はＱにより規定される、請 求項７に記載の通信システム。 ９．第１のトランジスタ（ＭＧ１）を用いて第１のトランスコンダクタンス（Ｇ ｍｄ）を形成する、請求項７に記載の通信システム。 １０．第２のトランジスタ（ＭＷ２）を用いてキャパシタンス（Ｃ）を形成する 、請求項７に記載の通信システム。 １１．第３および第４のトランジスタ（ＭＧＭ１、ＭＧＭ２）を用いてトランス コンダクタンス（Ｇｍ）を形成する、請求項７に記載の通信システム。 １２．第５のトランジスタ（ＭＱ０）を用いてミラー比（Ｑ）を形成する、請求 項７に記載の通信システム。 １３．通信システムのためのＣＭＯＳ伝送線等化器であって、 伝送線を通して伝送される歪んだ信号に応答して第１の信号を発生するための 第１のトランスコンダクタンス手段（Ｇ１）と、 前記第１の信号および第２の信号に応答して第３の信号を発生するための第１ の加算器手段（Ｓ１）と、 前記第３の信号に応答して第４の信号を発生するためのキャパシタンス手段（ Ｚ）と、 前記第４の信号に応答して第５の信号を発生するための第２のトランスコンダ クタンス手段（Ｇ２）と、 前記第４の信号に応答して前記第２の信号を発生するための第３のトランスコ ンダクタンス手段（Ｇ３）と、 前記第５の信号に応答して第６の信号を発生するための電流ミラー比手段（Ｃ ＭＲ）と、 前記第２の信号に応答して第７の信号を発生するための単位利得増幅器手段（ Ｇ４）と、 前記第６および第７の信号に応答して復元された信号を発生するための第２の 加算手段（Ｓ２）とを含む、ＣＭＯＳ伝送線等化器。 １４．前記第１のトランスコンダクタンス手段（Ｇ１）は、電流ミラー構成で配 置された１対のＰチャネルＭＯＳトランジスタ（ＭＧ１、ＭＧ２）からなる、請 求項１３に記載のＣＭＯＳ伝送線等化器。 １５．前記キャパシタンス手段（Ｚ）はＮチャネルトランジスタ（ＭＷ２）によ り形成される、請求項１４に記載のＣＭＯＳ伝送線等化器。 １６．前記第２のトランスコンダクタンス手段（Ｇ２）はＮチャネルトランジス タ（ＭＧＭ１）により形成される、請求項１５に記載のＣＭＯＳ伝送線等化器。 １７．前記第３のトランスコンダクタンス手段（Ｇ３）はＮチャネルトランジス タ（ＭＧＭ２）により形成される、請求項１６に記載のＣＭＯＳ伝送線等化器。 １８．前記電流ミラー比手段（ＣＭＲ）はＮチャネルトランジスタ（ＭＱ０）に より形成される、請求項１７に記載のＣＭＯＳ伝送線等化器。 １９．前記等化器はトランジスタサイズ比率により制御される伝達関数特性を有 する、請求項１３に記載のＣＭＯＳ伝送線等化器。 ２０．前記伝達関数特性は単一の零点および単一の極を有し、前記単一の零点は 前記伝送線の伝達関数における優勢の極を相殺して前記伝送線を原因とする信号 の歪みを補償する、請求項１９に記載のＣＭＯＳ伝送線等化器。