KR20000064307A - 트랜지스터 비율 제어된 cmos 전송라인 이퀄라이저 - Google Patents

트랜지스터 비율 제어된 cmos 전송라인 이퀄라이저 Download PDF

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KR20000064307A
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쳉이
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미키오 이시마루
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Abstract

전송라인을 통해 전송된 왜곡신호를 수신하여, 신호 왜곡을 보상하는 CMOS 전송라인 이퀄라이저가 제공된다. 이런 이퀄라이저는 단극 및 단일 제로를 가진 전달함수 특성을 갖는다. 전달함수는 단극 및 단일 제로 간의 비율을 제어하는 미러링 비율 회로(CMR)를 포함한다. 미러링 비율 회로는 트랜지스터 사이즈 비율만큼 제어된다. 단일 제로는 전송라인에 의해 유발된 신호왜곡을 보상하도록 전송라인의 전달함수내의 우위극을 삭제하는 역할을 한다.

Description

트랜지스터 비율 제어된 ＣＭＯＳ 전송라인 이퀄라이저
일반적으로, 데이터 전송 시스템의 기술분야에서 공지된 바와 같이, 전송기가 전송라인과 같은 전송 매체를 통해 아날로그/디지털 신호를 수신기로 전송할 시에, 수신된 아날로그/디지털 신호는 전송라인의 소정 길이를 통해 전송되는 신호에 의해 왜곡될 수 있다. 예를 들면, (이더넷 표준 ANSI/IEEE std. 802.3μ에 따른) 100Baset 이더넷 수신기는 3-레벨 아날로그 신호가 100 미터까지의 길이를 가진 전송라인을 통해 통과된 후에 초당 125 메가비트율로 그런 신호를 수신할 수 있어야 한다. 전송라인을 통해 전송되는 신호에 의해 신호왜곡을 보상하기 위하여, 통상적으로, 수신된 신호가 수신기상으로 통과되기 전에 인가되는 소정형의 "이퀄라이저 회로"가 요구된다.
한가지 형의 이퀄라이저 회로는 집적회로로서 구현된 제 1 제너레이션 필터인 능동 RC 필터이다. 이런 설계에서, 능동 필터는 본질상 고 이득 대역폭을 가진 연산 증폭기, 저항 및 캐패시터의 3개의 기본 부품으로 구성된다. 서로 다른 RC 필터의 설계는 원리가 매우 간단하지만, CMOS 기술에서 넓은 주파수 범위에 걸쳐 상당한 고이득을 연산 증폭기가 실제로 성취하기가 어려운 결점을 종종 갖고 있다. 따라서, 불충분한 이득 대역폭을 가진 연산 증폭기의 사용으로, 필터의 출력에서 신호가 왜곡될 수 있다. 더욱이, 트리밍(trimming) 프로세스의 비용추가없이 CMOS 기술에서 필요한 정확한 값을 저항 및 캐패시터를 반드시 제공할 수 있는 것은 아니다.
또한, CMOS 기술에서, 절대값을 가진 저항 및 캐패시터를 제조하는 것은 아주 어렵다. 그러나, 서로 다른 소자의 기하학적 사이즈는 고 정확도로 매치(match)될 수 잇다. 이런 실현에 의해, 필터를 실리콘상에 통합(integrate) 하도록 스위치된 캐패시터 필터로서 언급된 제 2 형의 필터가 개발되었다. 이런 방법은 캐패시터의 정확한 값에 따라 수행하지는 않으나, 캐패시턴스값의 비율에 따라 수행할 동안, 여전히 연산 증폭기를 사용할 필요가 있어, RC 필터내에 존재하는 동일한 문제점을 갖게 된다.
트랜스컨덕턴스-C 필터로서 언급되는 제 3 형의 필터에서, 이런 기술은 본질상 전압 제어된 전류원이고, 트랜스컨덕턴스가 MOS 공정으로부터 성취되는 MOS 트랜지스터 특성을 활용한다. 이런 후자의 설계는 연산 증폭기를 사용하지 않고 오히려 트랜지스터의 트랜스컨덕턴스 및 캐패시턴스에 따르므로, 고이득 대역폭 필터를 제공할 수 있는 잇점을 갖는다. 그럼에도 불구하고, 이런 기술은 문제가 없는 것은 아니다. 트랜지스터 소자의 트랜스컨덕턴스가 실리콘 웨이퍼 공정 코너(corners)에 걸쳐 안정적이지 않고, 온도에 의존하므로, 일반적으로 부가적인 회로가 요구되어, 필터 설계비용을 증가시키는 소정의 변화를 보정한다.
그래서, 성능을 개선하고, 종래 기술의 결점을 극복한 신호왜곡 보상용 개선된 CMOS 전송라인 이퀄라이저를 제공하는 것이 바람직하다. 또한, 온도의 변화와 실리콘 웨이퍼 공정 코너에 걸쳐 동작이 안정되게 하도록 트랜지스터 사이즈 비율에 의해 특성이 제어되는 이퀄라이저를 제공하는 것이 바람직하다.
발명의 요약
따라서, 본 발명의 일반적인 목적은 전송라인에 의해 유발된 신호 왜곡을 보상하고, 종래 기술의 결점을 극복한 CMOS 전송라인 이퀄라이저를 제공하는 것이다.
본 발명의 목적은 CMOS 기술과 양립할 수 있는 고속 동작을 가진 CMOS 전송라인 이퀄라이저를 제공하는 것이다.
본 발명의 또다른 목적은 실리콘상에서 비교적 작은 회로 사이즈로 형성되는 CMOS 전송라인 이퀄라이저를 제공하는 것이다.
본 발명의 또다른 목적은 온도의 변화와 공정코너에 걸친 동작이 안정되게 하도록 트랜지스터 사이즈 비율에 의해 특성이 제어되는 CMOS 전송라인 이퀄라이저를 제공하는 것이다.
본 발명의 양호한 실시예에 따르면, 전송라인을 통해 전송된 왜곡 신호를 수신하여, 신호 왜곡을 보상하는 CMOS 전송라인 이퀄라이저가 제공된다. 이런 이퀄라이저는 전송라인을 통해 전송된 왜곡신호를 수신하는 입력단자를 포함한다. 전송라인은 그의 전달 함수의 우위 제로(dominant zero)를 갖는다. 전달 함수 회로는 단극(signle pole) 및 단일 제로(single zero)를 생성시키는데에 제공된다. 전달 함수 회로는 단극 및 단일 제로간의 비율을 제어하는 미러링(mirroring) 비율 회로를 포함한다. 미러링 비율 회로는 트랜지스터 사이즈 비율만큼 제어된다. 단일 제로는 전송라인에 의해 유발된 신호 왜곡을 보상하도록 전송라인의 전달함수내의 우위극을 삭제하는 역할을 한다. 출력단자는 이퀄라이저에 의해 복원된 복원신호를 발생시키기 위해 제공된다.
본 발명은 일반적으로 데이터 통신 시스템내에 사용된 집적회로 기술에 관한 것으로써, 특히 전송라인에 의해 유발된 신호왜곡을 보상하는 CMOS 전송라인 이퀄라이저에 관한 것이다.
본 발명의 상기 및 다른 목적과 잇점은 첨부한 도면을 참조로하여 아래의 상세한 설명으로부터 더욱 명백해지며, 여기서 동일 참조번호는 대응부분을 나타낸다.
도 1은 본 발명의 원리에 따라 구성된 CMOS 전송라인 이퀄라이저(12)를 사용한 데이터 통시 시스템의 간략화된 블록 다이어그램이다.
도 2a 내지 2f는 본 발명의 동작을 설명하는데에 유용한 도 1 의 각종 포인트에서의 파형도이다.
도 3은 도 1의 이퀄라이저의 블록도이다.
도 4는 도 3의 구현을 설명한 CMOS 전송라인 이퀄라이저의 상세 구성 회로 다이어그램이다.
도 5는 양호도 ( quality factor) (Q)의 각종 값에 대한 도 3의 전달함수를 도시한 스파이스 시뮬레이션(spice simulation)이다.
상세 도면에서, 도 1에는 본 발명의 원리에 따라 구성되는 CMOS 전송라인 이퀄라이저(12)를 활용한 데이터 통신 시스템(10)의 간략화된 블록 다이어그램이 설명된다. 이런 데이터 통신시스템(10)은 MLT-3 전송기(14), 결합 변압기(16), 전송매체(18), 감결합(decoupling) 변압기(20), 본 발명의 이퀄라이저(12) 및 이더넷 수신기(22)로 구성된다. 전송매체(18)는 양호하게도 100 미터까지의 길이를 가진 전송라인 또는 케이블이다. 전송라인이 제한된 대역폭을 가지므로, 그를 통해 전송되는 신호는 진폭 손실 및 위상 시프트를 가지며, 양(AMOUNTS)은 신호 주파수에 의존한다. 고주파 신호는 더욱 많은 진폭 손실 및 더욱 많은 위상 시프트를 가져, 신호 왜곡을 유발시킨다. 전송라인 이퀄라이저(12)는 전송라인 왜곡을 보상(이퀄라이즈) 하기 위하여 전송라인을 통해 전송된 후에 신호의 고주파 성분을 증진시키도록 설계된다. 따라서, 이퀄라이저는 그의 입력(24)상에서 전송라인(18)으로부터 왜곡신호를 수신하여, 그의 출력(26)상에 복원신호를 제공하는데, 이런 신호는 전송기(14)로부터 전송된 원 신호와 아주 비슷한 신호이다. 그후, 복원 신호는 수신기(22)로 전송된다.
전송라인의 길이의 주파수 응답(전달함수)은 측정되고, 단일 우위극을 가진 저역 통과 필터에 접근하게 된다.
이에 비추어, 전송라인 왜곡을 보상하기 위하여, 전송라인 전달함수의 우위극을 삭제하도록 전달함수내의 우위제로를 가진 주파수 응답에 따른 이퀄라이저를 설계할 필요가 있다. 따라서, 전송라인의 제한된 대역폭에 의해 유발된 신호왜곡은 제거된다.
도 3에서, 본 발명에 따라 도 1의 CMOS 전송라인 이퀄라이저(12)의 블록도(또한, 신호 흐름 그래프라 부름)가 도시된다. 따라서, 이퀄라이저(12)는 전송라인(16)의 신호왜곡을 보상하도록 설계된다. 이퀄라이저(12)는 제 1 트랜스컨덕턴스 블록(G1), 제 1 합산기 블록(S1), 트랜스임피던스 블록(Z), 제 2 합산기 블록(S2), 제 3 트랜스컨덕턴스 블록(G3) 및 단위 이득 전류 증폭기 블록(G4)으로 구성된다.
도시된 바와 같이, 제 1 트랜스컨덕턴스 블록(G1)은 Gmd의 값을 가지고, 완전한 차분 입력 신호 Vin를 수신하며, 전류 신호(Iin)를 발생시킨다. 제 1 합산기(S1)는 그의 플러스(+)입력 단자상에서의 전류신호(Iin) 및, Gm의 값을 가진 제 3 트랜스컨덕턴스 블록(G3)으로부터 그의 마이너스(-) 단자상에서의 피드백 전류신호(IB)를 수신한다. 따라서, 제 1 합산기(S1)의 출력은 트랜스임피던스 블록(Z)에 공급되는 신호(Iin-IB)를 발생시킨다. 트랜스임피던스 블록은 I/SC의 값을 가지며, 출력 전압신호(Vs)를 발생시킨다.
전압 신호(Vs)는 제 3 트랜스컨덕턴스 블록(G3)의 입력으로 피드백된다. 제 2 트랜스컨덕턴스 블록(G2)은 또한 Gm의 값을 가지고, 그의 입력상에서의 전압신호(Vs)를 수신하며, 전류 신호(I1)를 발생시킨다. 전류 미러링 비율 블록(CMR)은 I1/I2의 값 = Q을 가지고, 그의 입력상에서 전류신호(I1)를 수신하며, 그의 출력상에서 전류신호 (I2)를 발생시킨다. 제 2 합산기(S2)는 직접 그의 제 1 플러스 입력단자상에서 전류신호 (I2)를 수신하며, 또한 1의 이득을 가진 증폭기 블록(G4)을 통해 통과된 후에 제 1 합산기 (S1)로부터 제 2 플러스 입력단자상에서 신호(Iin-IB)를 수신한다. 제 2 합산기 블록(S2)의 출력은 전류신호(IOUT)를 발생시키는데, 이는 또한 이퀄라이저(12)의 출력으로서 정의된다.
도 3에서 이퀄라이저(12)의 전체 전달함수는 H(S)로서 정의되고, 사실은 (값 Gm/c와 같은) 하나의 실 극(real pole) 및 (값 Gm/c C1/Q)와 같은) 하나의 실 제로를 갖고 있는 것을 나타내도록 유도된다. 양호도(Q)는 전류신호(I1) 및 (I2)의 전류 미러링 비율로 정의되고, 극 및 제로의 비율을 결정한다. 초기에, 전압신호(Vs)는 아래와 같이 수학적으로 표현될 수 있다.
(1)
식 (1)내에 전류(Iin 및 IB)를 치환함으로써 아래와 같이 주어진다:
(2)
전압신호 (Vs)에 대해 식(2)을 해석함으로써 아래와 같다:
(3)
식(3)을 재배열함으로써 아래와 같이 주어진다:
(4)
Gm/C가 극 Wp와 같다고 가정할 경우, 아래와 같다:
(5)
제 2 합산기 (S2)의 출력에서 출력전류(IOUT)는 아래와 같이 표현될 수 있다.
IOUT= I2+ IF(6)
여기서, IF는 블록(G4)의 출력전류이다.
식(6)에 전류(I2및 IF)를 치환함으로써, 아래와 같이 성취된다.
(7)
더욱이, 식(7)에 전류 (I1, Iin및 IB)를 치환함으로써, 아래와 같다:
(8)
Vs·Gm을 재배열하고, 인수로 분해함으로써, 아래와 같다:
(9)
상기 식(5)으로부터의 전압신호(Vs)를 상기 식(9)에 치환함으로써, 아래와 같이 성취된다:
(10)
IOUT/Vin에 대한 식(10)을 간략화하고 해석함으로써, 아래와 같다:
(11)
다시 Gm/C에 Wp를 대입하여 간략화함으로써, 아래와 같이 도 2의 전체 전달함수 H(S)가 성취된다:
(12)
상기 식(12)에서 알 수 있는 바와 같이, 이퀄라이저(12)의 전달 함수는 Gm/C의 값에서 하나의 실 극을 가짐, (Gm/C)Q의 값에서 하나의 실 제로를 갖는다. 따라서, 이퀄라이저(12)는 전달 함수의 극 및 제로를 구현하기 위하여 CMOS 트랜지스터의 게이트 캐패시턴스 및 트랜스컨덕턴스 특성을 활용함으로써 실현될 수 있다. 더욱이, 전달함수내의 제로 대 극의 관계는 양호도(Q) 만큼 제어된다. Q의 값은 회로 부품의 정확한 값에 의존하지는 않지만, 전류(I1, 및 I2)간의 전류 미러링 비율의 함수이다. 전술된 바와 같이, CMOS 기술에서 회로 소자에 대한 절대값을 제어할 수는 없지만, 디바이스의 기하학적 사이즈를 매치하기는 쉽다. 따라서, 본 발명의 이퀄라이저(12)는 전류값 비율(Q)이 정확히 제어될 수 있으므로 온도의 변화 및 프로세스 코너에 걸쳐 매우 안정되게 될 수 있다. 따라서, 전류가 안정비율로 미러될 경우, 극 및 제로의 비율도 안정될 수 있다.
도 4에서, 도 3을 실제 구현한 CMOS 전송라인 이퀄라이저(12)의 상세 구성 회로 다이어그램이 도시된다. 이퀄라이저(12)의 전달 함수 특성은 서로 다른 디바이스의 트랜지스터 사이즈의 비율만큼 제어된다. P채널 MOS 트랜지스터(MG1 및 MG2)는 전류 미러링 장치내에 접속되고, 제 1 트랜스컨덕턴스 블록(G1)에 대응한다. 도 3의 블록 다이어그램이 단일 종료 동작을 위해 도시되지만, 도 4의 회로는 잡음을 감축한 완전차동 동작을 위해 도시된다. 따라서, 다른 대응 절반부에 P채널 MOS 트랜지스터(MG1X 및 MG2X)가 제공된다. 트랜지스터(MG1 및 MG2)의 게이트는 단자(24a)상에서 입력 전압 신호(Vp)를 수신하고, 트랜지스터(MG1X 및 MG2X)의 게이트는 단자(24b)상에서 입력 전압신호(VN)를 수신한다. 트랜지스터(MG1)의 드레인의 전류는 도 3의 전류(Iin)를 나타낸다. 트랜지스터(MG1)의 소스 및 기판은 통상적으로 + 5.0 볼트 이하인 양 공급 전압(VDD)에 접속된다.
N 채널 MOS 트랜지스터(MW2 및 MW2X)는 MOS 캐패시터 역할을 하도록 접속되고, 트랜스임피던스 블록(Z)에 대응한다. 트랜지스터(MW2, MW2X)의 게이트는 캐패시터의 한 양극 역할을 하며, 그의 드레인 및 소스는 함께 접속되고, 캐패시터의 다른 양극 역할을 한다. N채널 MOS 트랜지스터MGM1 및 MGM2)는 제각기 트랜스컨덕턴스 블록(G3 및 G2)내의 Gm의 값에 대응한다. 또한, 다른 대응 절반부에 N채널 MOS 트랜지스터(MGM1X 및 MGM2X)가 제공된다. 트랜지스터(MGM1)의 게이트는 전압신호(Vs)를 수신한다. 트랜지스터(MGM1)의 드레인내의 전류는 도 3의 IB를 나타낸다. 트랜지스터(MGM1)의 소스는 통상적으로 접지 전위(VSS)인 단자(30)에 접속된다.
N채널 MOS 트랜지스터(MQO 및 MQOX)는 도 3의 전류 미러링 비율 블록(CMR) 역할을 한다. 트랜지스터(MQO 및 MQOX)의 사이즈를 제어함으로써, 전류(I, 및 I2)의 미러링 비율(Q)은 극 및 제로의 비율을 결정하도록 선택될 수 있다. 트랜지스터(MQO)의 게이트는 전압신호(Vs)에 접속된다. 그의 소스는 접지 전위에 접속되고, 그의 드레인은 트랜지스터(MGM2X)의 드레인에 결합된다. 마찬가지로, 트랜지스터(MQOX)의 드레인은 트랜지스터(MGM2)의 드레인에 결합된다. 트랜지스터(MRO 및 MRX)는 출력 전류(IOUT)를 전압(VOUT)으로 변환하도록 저항역할을 한다.
아래의 표에서, 도 4의 회로내의 트랜지스터에 대한 통상적인 폭대길이(W/L) 비율이 설명된다. 더욱이, 수(M)는 병렬로 함께 접속되는 특정 W/L 비율을 가진 트랜지스터의 수이다.
표
트랜지스터 W/L RATIO M
MG1/MG1X 64:2 3
MG2/MG2X 64:2 3
MW2/MW2X 50:50
MGM1/MGM1X 32:2 3
MGM2/MGM2X 32:2 3
MQ0/MQ0X 4.8:2 MI
알 수 있는 바와 같이, 전류(I1및 I2)의 미러링 비율(Q)은 트랜지스터(MGM1 내지 MQ0)의 트랜지스터 사이즈의 비율, 또는 4.8/2 × M1으로 나누어진 32/2 × 3과 같다. 따라서, 양호도(Q)는 96/4.8 × M1 또는 20/M1과 같다. 따라서, 트랜지스터(MQ0)의 수인 수(M1)를 선택함으로써, Q의 값은 제어될 수 있다.
도 5에서, Q의 서로 다른 값에 대한 도 4의 회로는 스파이스 시뮬레이션이 도시된다. 하위 곡선 (A)은 저 Q를 갖는다. 곡선 (B)은 Q의 고 값을 갖는다. 이런 곡선은 도 4의 이퀄라이저를 통해 전송된 신호의 고주파 성분이 증진될 수 있음을 설명한 것이다.
도 1에서, 이퀄라이저(12)의 동작은 도 2a 내지 2f의 파형으로부터 관찰될 수 있다. 도 2a는 전송라인(18)의 입력에 인가되는 각 싱글 엔드(single ended) 입력 전류전압 신호(VIN1및 VIN0)를 도시한 것이다. 도 2b는 전송라인(18)의 입력에 걸쳐 인가된 차분입력 전압신호(VIN1-VIN0)를 설명한 것이다. 도 2C는 (전송라인(18)의 100 미터를 통해 전송된 후에) 각 싱글 엔드 왜곡신호(Vp 및 VN)를 도시한 것이다.
이퀄라이저(12)의 입력단자(24a, 24b)에 걸쳐 인가된 완전한 차분 전압신호 Vin (Vp-VN)는 도 2d에서 설명된다. (이퀄라이저를 통해 통과된 후에) 싱글 엔드 복원신호(VEOP및 VEON)는 도 2e에서 도시된다. 최종으로, 이퀄라이저의 출력으로부터의 복원된 차분 출력 전압 VOUT(VEOP-VEON)은 도 2f에서 설명된다. 주지되는 바와 같이, 도 2f의 복원신호 (VOUT)는 도 2b의 차분입력신호(VIN1-VIN0)와 아주 비슷하다.
본 발명의 CMOS 전송라인 이퀄라이저는 종래기술의 이퀄라이저를 능가하는 아래의 잇점을 갖고 있다.
(1) 양호도(Q)가 프로세스 코너 및 온도변화를 통해 변화되지 않는 전류 미러 비율(트랜지스터 사이즈 비율) 만큼 제어되므로 동작이 더욱 안정적이다.
(2) 실리콘 집적회로상에서 비교적 작은 회로로서 구현될 수 있다.
(3) 동작의 전류 모드에 의해 고속 수행을 한다.
(4) 트랜지스터의 트랜스컨덕턴스 및 게이트 캐패시턴스를 이용하여, 그의 설계에서 부가적인 동조 회로를 필요로 하지 않도록 전달함수 극/제로를 실현한다.
전술한 상세설명으로부터, 본 발명은 전송라인을 통해 전송된 왜곡신호를 수신하여, 신호 왜곡을 보상하는 개선된 CMOS 전송라인 이퀄라이저를 제공하는 것을 알 수 있다.
본 발명의 이퀄라이저는 온도의 변화 및 프로세스 코너에 걸친 동작이 안정되게 하도록 트랜지스터 사이즈 비율에 의해 제어되는 특성을 갖고 있다. 이퀄라이저는 전송라인에 의해 유발된 신호왜곡을 보상하도록 전송라인의 전달함수내의 우위극을 삭제하는 단일 제로를 가진 전달함수를 갖는다.
본 발명의 양호한 실시예를 참조로 전술되었지만, 본 기술분야의 숙련자에게는 본 발명의 참 범주내에서 다양한 변경 및 수정이 가능한 것으로 이해된다. 게다가, 본 발명의 범주내에서 그의 교훈에 특정상황 또는 재질을 적합하게 하도록 다양한 수정이 이루어질 수 있다. 그래서, 본 발명은 본 발명을 실행하는데에 계획된 최상의 모드로서 기술된 특정 실시예로 제한되는 것이 아니라, 본 발명은 첨부한 청구의 범위 내에서의 모든 실시예를 포함한다.

Claims (20)

  1. 전송라인을 통해 전송된 왜곡신호를 수신하여, 왜곡신호를 보상하는 CMOS 전송라인 이퀄라이저에 있어서,
    우위극을 가진 전달함수를 갖는 전송라인을 통해 전송된 왜곡신호를 수신하는 입력수단(24),
    단극 및 단일 제로를 생성시키는 전달함수 수단(H(s))으로서, 상기 전달 함수 수단은 상기 단극 및 상기 단일 제로의 비율을 제어하는 미러링 비율 수단(CMR)을 포함하고, 상기 미러링 비율 수단은 트랜지스터 사이즈 비율에 의해 제어되며, 상기 단일 제로는 상기 전송라인에 의해 유발된 신호왜곡을 보상하도록 상기 전송라인의 전달함수내의 우위극을 삭제하는 전달 함수 수단(HCS)과,
    상기 이퀄라이저에 의해 복원된 복원신호를 발생시키는 출력수단(26)을 구비하는 것을 특징으로 하는 CMOS 전송라인 이퀄라이저.
  2. 제 1 항에 있어서, 상기 전달함수 수단은 아래와 같은 전달함수로 이루어지는데,
    상기 단극은 Gm/C로 정의되고, 상기 단일제로는 Gm/CQ로 정의 되며, 그리고 상기 미러링 비율은 Q로 정의되는 것을 특징으로 하는 CMOS 전송라인 이퀄라이저.
  3. 제 1 항에 있어서,
    제 1 트랜지스터 (MG1)는 제 1 트랜스컨덕턴스(Gmd)를 형성하는 데에 이용되는 것을 특징으로 하는 CMOS 전송라인 이퀄라이저.
  4. 제 1 항에 있어서,
    제 2 트랜지스터(MW2)는 캐패시턴스(C)를 형성하는 데에 이용되는 것을 특징으로 하는 CMOS 전송라인 이퀄라이저.
  5. 제 1 항에 있어서,
    제 3 및 4 트랜지스터(MGM1, MGM2)는 트랜스컨덕턴스(Gm)를 형성하는데에 이용되는 것을 특징으로 하는 CMOS 전송라인 이퀄라이저.
  6. 제 1 항에 있어서,
    제 5 트랜지스터 (MQ0)는 미러링 비율(Q)을 형성하는데에 이용되는 것을 특징으로 하는 CMOS 전송라인 이퀄라이저.
  7. 원 신호를 발생시키는 전송기 수단(14),
    상기 원신호가 전송될 시에 상기 원 신호를 왜곡시키는 전송매체 수단(18),
    상기 전송 매체수단을 통해 전송된 왜곡신호를 수신하여, 신호 왜곡을 보상하는 이퀄라이저 수단(12)과,
    상기 이퀄라이저 수단으로부터 복원된 신호를 수신하는 수신 수단(22)을 조합하여 구성되는데,
    상기 이퀄라이저 수단은, 우위극을 가진 전달함수를 갖는 전송라인을 통해 전송된 왜곡신호를 수신하는 입력수단(24), 단극 및 단일 제로를 생성시키는 전달함수 수단(H(s))으로서, 상기 전달 함수 수단은 상기 단극 및 상기 단일 제로의 비율을 제어하는 미러링 비율 수단(CMR)을 포함하고, 상기 미러링 비율수단은 트랜지스터 사이즈 비율에 의해 제어되며, 상기 단일 제로는 상기 전송라인에 의해 유발된 신호왜곡을 보상하도록 상기 전송라인의 전달함수내의 우위극을 삭제하는 전달 함수 수단(H(s)) 및, 상기 이퀄라이저에 의해 복원된 복원신호를 발생시키는 출력수단(26)을 포함하는 것을 특징으로 하는 통신시스템.
  8. 제 7 항에 있어서, 상기 전달함수 수단은 아래와 같은 전달함수로 이루어지는데,
    상기 단극은 Gm/C로 정의되고, 상기 단일제로는 Gm/CQ로 정의 되며, 그리고 상기 미러링 비율은 Q로 정의되는 것을 특징으로 하는 통신시스템.
  9. 제 7 항에 있어서,
    제 1 트랜지스터 (MG1)는 제 1 트랜스컨덕턴스(Gmd)를 형성하는 데에 이용되는 것을 특징으로 하는 통신시스템.
  10. 제 7 항에 있어서,
    제 2 트랜지스터(MW2)는 캐패시턴스(C)를 형성하는 데에 이용되는 것을 특징으로 하는 통신시스템.
  11. 제 7 항에 있어서,
    제 3 및 4 트랜지스터(MGM1, MGM2)는 트랜스컨덕턴스(Gm)를 형성하는데에 이용되는 것을 특징으로 하는 통신시스템.
  12. 제 7 항에 있어서,
    제 5 트랜지스터 (MQ0)는 미러링 비율(Q)을 형성하는데에 이용되는 것을 특징으로 하는 통신시스템.
  13. 통신시스템용 CMOS 전송라인 이퀄라이저에 있어서,
    전송라인을 통해 전송된 왜곡신호에 응답하여, 제 1 신호를 발생시키는 제 1 트랜스컨덕턴스 수단(G1),
    상기 제 1 신호 및 제 2 신호에 응답하여, 제 3 신호를 발생시키는 제 1 합산기 수단(S1),
    상기 제 3 신호에 응답하여, 제 4 신호를 발생시키는 캐패시턴스 수단(Z),
    상기 제 4 신호에 응답하여, 제 5 신호를 발생시키는 제 2 트랜스컨덕턴스 수단(G2),
    상기 제 4 신호에 응답하여, 상기 제 2 신호를 발생시키는 제 3 트랜스컨덕턴스 수단(G3),
    상기 제 5 신호에 응답하여, 제 6 신호를 발생시키는 전류 미러링 비율 수단(CMR),
    상기 제 2 신호에 응답하여, 제 7 신호를 발생시키는 단위 이득 증폭기 수단(G4)과,
    상기 제 6 및 7 신호에 응답하여, 복원신호를 발생시키는 제 2 합산기 수단(S2)을 구비하는 것을 특징으로 하는 통신시스템용 CMOS 전송라인 이퀄라이저.
  14. 제 13 항에 있어서,
    상기 제 1 트랜스컨덕턴스 수단(G1)은 전류 미러 구성으로 배치된 한쌍의 P채널 MOS 트랜지스터(MG1, MG2)로 형성되는 것을 특징으로 하는 제 5 트랜지스터 (MQ0)는 미러링 비율(Q)을 형성하는데에 이용되는 것을 특징으로 하는 통신시스템용 CMOS 전송라인 이퀄라이저.
  15. 제 14항에 있어서,
    상기 캐패시턴스 수단(Z)은 N채널 트랜지스터(MW2)로 형성되는 것을 특징으로 하는 통신시스템용 CMOS 전송라인 이퀄라이저.
  16. 제 15 항에 있어서,
    상기 제 2 트랜스컨덕턴스 수단 (G2)은 N 채널 트랜지스터(MGM1)로 형성되는 것을 특징으로 하는 통신시스템용 CMOS 전송라인 이퀄라이저.
  17. 제 16 항에 있어서,
    상기 제 3 트랜스컨덕턴스 수단(G3)은 N채널 트랜지스터(MGM2)로 형성되는 것을 특징으로 하는 통신시스템용 CMOS 전송라인 이퀄라이저.
  18. 제 17 항에 있어서,
    상기 전류 미러링 비율 수단(CMR)은 N 채널 트랜지스터(MQ0)로 형성되는 것을 특징으로 하는 통신시스템용 CMOS 전송라인 이퀄라이저.
  19. 제 13 항에 있어서,
    상기 이퀄라이저는 트랜지스터 사이즈 비율에 의해 제어되는 전달 함수 특성을 갖는 것을 특징으로 하는 통신시스템용 CMOS 전송라인 이퀄라이저.
  20. 제 19 항에 있어서,
    상기 전달함수 특성은 단일 제로 및 단극을 갖는데,
    상기 단일 제로는 상기 전송라인에 의해 유발된 신호왜곡을 보상하도록 상기 전송라인의 전달함수내의 우위극을 삭제하는 것을 특징으로 하는 통신시스템용 CMOS 전송라인 이퀄라이저.
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