WO2004084407A1 - 利得等化装置 - Google Patents

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WO2004084407A1
WO2004084407A1 PCT/JP2003/003205 JP0303205W WO2004084407A1 WO 2004084407 A1 WO2004084407 A1 WO 2004084407A1 JP 0303205 W JP0303205 W JP 0303205W WO 2004084407 A1 WO2004084407 A1 WO 2004084407A1
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current
voltage
output
gain
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PCT/JP2003/003205
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English (en)
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Inventor
Isao Tsuyama
Original Assignee
Fujitsu Limited
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Publication date
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G5/00—Tone control or bandwidth control in amplifiers
    • H03G5/16—Automatic control
    • H03G5/18—Automatic control in untuned amplifiers
    • H03G5/22—Automatic control in untuned amplifiers having semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices
    • H04L25/03885—Line equalisers; line build-out devices adaptive
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H11/00—Networks using active elements
    • H03H11/02—Multiple-port networks
    • H03H11/04—Frequency selective two-port networks
    • H03H11/12—Frequency selective two-port networks using amplifiers with feedback
    • H03H11/1291—Current or voltage controlled filters

Definitions

  • the present invention relates to a gain equalizer, and more particularly, to a gain equalizer that performs gain equalization of a received signal.
  • equalization In the transmission system, signal processing called equalization is performed. This is a process for reducing the distortion generated in the transmission path. Normally, the distorted frequency characteristics are recovered by an equalizer provided on the receiving side.
  • the refractive index of the optical fiber varies depending on the wavelength, and the propagation optical path also varies slightly depending on the wavelength, so that the propagation time (speed) of light differs even in the same fiber.
  • Such a phenomenon is called chromatic dispersion, and this is a factor that restricts optical transmission quality.
  • the optical receiver performs gain equalization processing to flatten the gain degradation caused by chromatic dispersion in a desired frequency band (signal light band).
  • Many conventional gain equalizers achieve a desired equalization characteristic by fixedly setting a transfer characteristic for a given signal speed or a predicted distortion amount (frequency spectrum).
  • Patent Document 1
  • the present invention has been made in view of such a point, and an object of the present invention is to provide a gain equalization apparatus that can variably set a transfer characteristic and performs flexible general-purpose characteristic compensation for gain equalization.
  • a cutoff frequency is variably set, and integration processing of an addition signal is performed.
  • an integration processing section 11 for outputting an integrated signal having low-pass characteristics, and an input stage addition for adding the input signal and the negatively fed back integrated signal to generate an added signal having high-pass characteristics Unit 12, a variable amplifier 13 that variably amplifies the added signal and variably sets the gain, and an output stage that generates an output signal by adding the output of the variable amplifier 13 and the integrated signal.
  • the integration processing unit 11 sets the cutoff frequency variably, performs integration processing of the addition signal, and outputs an integration signal having low-pass characteristics.
  • the input stage adder 12 adds the input signal and the negatively fed back integrated signal to generate an added signal having high-pass characteristics.
  • the variable amplifier 13 variably amplifies the addition signal and variably sets the gain.
  • the output stage adder 14 adds the output of the variable amplifier 13 and the integration signal to generate an output signal.
  • FIG. 1 is a principle diagram of the gain equalizer of the present invention.
  • Figure 2 is a diagram showing the amplitude characteristics (linear approximation).
  • FIG. 3 is a diagram showing an equivalent block for realizing the amplitude characteristic.
  • FIG. 4 is a diagram illustrating a configuration of a gain equalizer.
  • FIG. 5 is a diagram for explaining how to derive a gain equalizer from an equivalent block.
  • FIG. 6 is a diagram showing amplitude characteristics (linear approximation).
  • FIG. 7 is a diagram showing an equivalent block for realizing the amplitude characteristic.
  • FIG. 8 is a diagram illustrating a configuration of a low-frequency emphasized gain equalizer.
  • FIG. 9 is a diagram for explaining how to derive a gain equalizer from an equivalent block.
  • FIG. 10 is a diagram showing amplitude characteristics (linear approximation).
  • FIG. 11 is a diagram illustrating a configuration of a gain equalization apparatus of a mid-range emphasis type.
  • FIG. 12 is a diagram showing amplitude characteristics (linear approximation).
  • FIG. 13 is a diagram showing a configuration of a mid-band rejection gain equalizer.
  • FIG. 14 is a diagram showing a circuit configuration of the gain equalizer.
  • FIG. 15 is a diagram showing a circuit configuration of the gain equalizer.
  • FIG. 16 is a diagram showing a circuit configuration of the gain equalizer.
  • FIG. 17 is a diagram illustrating a circuit configuration of the gain equalizer.
  • FIG. 18 is a diagram showing a circuit configuration of the transconductance amplifier.
  • FIG. 19 is a diagram illustrating a differential amplifier.
  • FIG. 20 is a diagram illustrating a differential amplifier.
  • FIG. 21 is a diagram for explaining expansion of a linear region of output current characteristics.
  • FIG. 22 is a diagram showing output current characteristics.
  • FIG. 23 is a diagram illustrating calculation results of frequency characteristics of the gain equalizer.
  • FIG. 24 is a diagram illustrating calculation results of frequency characteristics of the gain equalizer.
  • FIG. 25 is a diagram illustrating a calculation result of a frequency characteristic of the gain equalizer.
  • FIG. 26 is a diagram illustrating a calculation result of a frequency characteristic of the gain equalizer.
  • FIG. 27 is a diagram illustrating a configuration of the optical receiver.
  • FIG. 28 is a diagram illustrating a configuration of the optical receiver. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a principle diagram of the gain equalizer of the present invention.
  • the gain equalizer 10 causes the gain of the received signal to degrade at high frequencies. This is a device that performs gain equalization by emphasizing the high-frequency side when the current frequency is high.
  • the integration processing section 11 sets the cutoff frequency variably, performs integration processing of the addition signal, and outputs an integration signal having low-pass characteristics.
  • the input stage adder 12 adds the input signal and the negatively fed back integrated signal to generate an added signal having high-pass characteristics.
  • the variable amplifier 13 variably amplifies the addition signal and variably sets the gain.
  • the output stage adder 14 adds the output of the variable amplifier 13 and the integration signal to generate an output signal.
  • Figure 2 is a diagram showing the amplitude characteristics (linear approximation).
  • the vertical axis is the gain (dB), and the horizontal axis is the angular frequency ⁇ (radZsec).
  • K is the gain of the high-pass frequency characteristic (hereinafter, high-pass characteristic), ⁇ . Is the natural angular frequency.
  • FIG. 3 is a diagram showing an equivalent block for realizing the amplitude characteristic T1.
  • the equivalent block 100 includes a high-pass control unit (HPF: High Pass Filter) 101, a low-pass control unit (LPF: Low Pass Filter) 102, an amplification element 103, and an addition element 104.
  • HP F 101 and LP F 102 are ⁇ . Is variable, and ⁇ ⁇ of the amplifying element 103 is variable.
  • the equivalent block 100 splits the input signal I I into two lines, and installs an HPF 101 on one side and an LPF 102 on the other side. Also, an amplification element 103 is provided at the output stage of the HPF 101, the output of the amplification element 103 and the output of the LPF 102 are added by the addition element 104, and the addition result is set as an output signal OUT. With such a block configuration, the amplitude characteristic T1 can be realized.
  • FIG. 4 is a diagram showing a configuration of the gain equalizer 10. As shown in FIG. 1, the gain equalizer 10 is composed of an integration processing unit 11, an input stage addition unit 12, a variable amplification unit 13, and an output stage addition unit 14, and the principle derived from the equivalent block 100. Configuration.
  • the transfer function of the HPF 101 of the equivalent block 100 can be expressed by the following equation (1).
  • the transfer function of the LPF 102 of the equivalent block 100 can be expressed by the following equation (2).
  • the input of the element 11 is branched and extracted, and this is input to the amplifier 103.
  • the output of the amplifier 103 and the output of the block B1 are added by the adder 104.
  • the gain equalizer 10 can be derived from the equivalent block 100.
  • the gain equalizer 10 thus obtained has a cut-off frequency ⁇ .
  • the frequency characteristic can be arbitrarily changed, and by varying the gain ⁇ , it is possible to change the equalization slope by increasing or decreasing only the high frequency range without changing the low frequency gain.
  • ⁇ is 0, as is clear from Eq.
  • Figure 6 is a diagram showing the amplitude characteristics (linear approximation).
  • the vertical axis is the gain (dB), and the horizontal axis is the angular frequency ⁇ (r ad / sec).
  • K is the gain of the low-pass characteristic, ⁇ . Is the natural angular frequency.
  • FIG. 7 is a diagram showing an equivalent block for realizing the amplitude characteristic ⁇ 2.
  • the equivalent block 200 includes an HPF 201, an LPF 202, an amplifier 203, and an adder 204.
  • HPF 201 and LPF 202 are ⁇ . Is variable, and ⁇ of the amplification element 203 is variable.
  • the equivalent block 200 splits the input signal I I into two, and installs an HPF 201 on one side and an LPF 202 on the other side. Further, an amplification element 203 is provided at the output stage of the LPF 202, and the output of the amplification element 203 and the output of the HPF 201 are added by the addition element 204, and the addition result is used as an output signal OUT. With such a block configuration, the amplitude characteristic T2 can be realized.
  • FIG. 8 is a diagram showing a configuration of a low-frequency emphasized gain equalizer.
  • the gain equalizer 20 is composed of an integration processor 21, an input stage adder 22, a variable amplifier 23, and an output stage adder 24, and has a principle configuration derived from the equivalent block 200.
  • the transfer function of the low-frequency emphasized equivalent block 200 can be expressed by the following equation (5).
  • FIG. 9 is a diagram for explaining how to derive the gain equalizer 20 from the equivalent block 200.
  • the block diagram of the LPF 202 is B 1
  • the signal representing the transfer characteristic of the HPF 201 is the input of the element 21.
  • the output of the block B1 is input to the amplification element 203
  • the output of the amplification element 203 and the signal obtained by branching out the input of the element 21 are added by the addition element 204.
  • the gain equalizer 20 can be derived from the equivalent block 200.
  • the gain equalizer 20 thus obtained has a cut-off frequency ⁇ .
  • the frequency characteristic can be changed arbitrarily by changing the frequency, and the gain ⁇ can be changed to change the equalization slope by changing only the low frequency without changing the high frequency gain. Also, when ⁇ is 0, it is equal to the high-pass characteristic, as is clear from Eq. (5), and the gain in the low band asymptotically approaches ⁇ with any value of ⁇ .
  • the mid-range emphasis type gain equalizer having a transfer characteristic that emphasizes the mid-range gain between the low band and the high band is composed of the above-described high band emphasis type gain equalizer 10 and the low band emphasis type gain equalizer. It can be configured by connecting the equalizer 20 in cascade in this order.
  • Figure 10 is a diagram showing the amplitude characteristics (linear approximation).
  • the vertical axis is the gain (dB), and the horizontal axis is the angular frequency ⁇ (radZs ec), showing the amplitude characteristics of the mid-range emphasized type.
  • ⁇ 1 and ⁇ 2 are the gain and natural angular frequency of the high-frequency emphasis side, and ⁇ 2 and ⁇ 2 are the low-frequency The gain on the emphasis side and the natural angular frequency. Note that ⁇ 2 > ⁇ ⁇ .
  • FIG. 11 is a diagram showing a configuration of a mid-range emphasized gain equalizer.
  • the gain equalizer 30 uses the signal (processed signal) processed by the high-frequency emphasis type gain equalizer 10 as an input signal of the low-frequency emphasis type gain equalizer 20 to obtain a signal in the middle band.
  • the configuration is designed to compensate for band degradation (the components are described above and will not be described).
  • the gain in the middle band is the sum of K1 and ⁇ 2, and the gain in the low band is asymptotic to ⁇ 1 in the high band emphasis type, and the gain in the high band is asymptotic to ⁇ 2 in the low band emphasis type.
  • the mid-band rejection gain equalizer having the transfer characteristic of suppressing the mid-band gain between the low band and the high band is composed of the above-described low band emphasis type gain equalizer 20 and the high band emphasis type gain. It can be configured by connecting the equalizer 10 in cascade in this order.
  • Fig. 12 is a diagram showing the amplitude characteristics (linear approximation).
  • the vertical axis is the gain (dB), and the horizontal axis is the angular frequency ⁇ (radZs ec), showing the amplitude characteristics of the mid-range rejection type.
  • ⁇ 1, ⁇ ⁇ is the gain and the natural angular frequency of the low frequency enhancement side
  • ⁇ 2, ⁇ 2 are the gain and the natural angular frequency of the high band emphasis side. Note that ⁇ 2 > ⁇ 1 .
  • FIG. 13 is a diagram showing the configuration of a mid-band rejection gain equalizer.
  • the gain equalizer 40 uses the signal (processed signal) processed by the low-frequency emphasis type gain equalizer 20 as an input signal of the high-frequency emphasis type gain equalizer 10 to obtain a signal in the middle band.
  • the configuration is designed to compensate for band degradation (the components are described above and will not be described). Regardless of the values of ⁇ 1 and ⁇ 2, the gain in the middle band is 1 (0 d ⁇ ), and the gain in the low band by K 1 and the gain in the high band by K 2 are independent of each other. Can be changed. Next, a specific circuit of the high-frequency emphasized gain equalizer 10 will be described.
  • FIG. 14 is a diagram showing a circuit configuration of the gain equalizer.
  • the gain equalizer 10a is a device that performs high-frequency emphasis type gain equalization by handling voltage signals for both input and output.
  • the gain equalizer 10a includes an integration processing section 11a, an input stage voltage adding section 12a, a variable voltage amplifying section 13a, and an output stage voltage adding section 14a. Note that these components correspond to the integration processing unit 11, the input stage addition unit 12, the variable amplification unit 13, and the output stage addition unit 14 shown in FIG.
  • the integration processing unit 11a includes a transfer conductance amplifier G1 and a key. Includes Cl, C2 and current source IS.
  • the input stage voltage adder 12a includes adder elements ad1 and ad2, and the output stage voltage adder 14a includes adder elements ad3 and ad4.
  • the input voltage signal (+ VIN) is input to one input terminal of the addition element ad 1 in the input stage voltage adder 12a, and the input voltage signal (-VIN) is input to the input stage voltage adder 12a. Input to one input terminal of adder ad2.
  • the other input terminal of the addition element ad 1 is connected to one of the capacitors C 1, the current output terminal (+) of the transfer conductance amplifier G 1, and one input of the addition element ad 3 in the output stage voltage addition section 14 a. Connect the other end of the capacitor C1 to GND.
  • the other input terminal of the adder element ad 2 is connected to one of the capacitance C 2, the current output terminal (1) of the transfer conductance amplifier G 1, and the adder ad 4 in the output stage voltage adder 14 a.
  • the other end of capacitor C2 is connected to GND.
  • the current source IS is connected to the transconductance amplifier G1 and GND, and to the input terminal of the control signal CNT.
  • the current is swept out from the current output terminal (+) of the transfer conductance amplifier G1, and the current is drawn from the current output terminal (1).
  • the output terminal of the adder element ad 1 is connected to the voltage input terminal (+) of the transfer conductance amplifier G 1 and one input terminal of the variable voltage amplifier 13 a.
  • the output terminal of the adder element ad 2 is connected to the transfer conductance amplifier Connect the voltage input terminal (1) of G1 to the other input terminal of the variable voltage amplifier 13a.
  • variable voltage amplifier 13a One output terminal of the variable voltage amplifier 13a is connected to the other input terminal of the adder ad3, and an output voltage signal (+ VOUT) is transmitted from the output terminal of the adder ad3.
  • the other output terminal of the variable voltage amplifying unit 13a is connected to the other input terminal of the addition element ad4, and an output voltage signal (-VOUT) is transmitted from the output terminal of the addition element ad4.
  • the input voltage signal (+ VIN, --VIN) is fed back from the integration processing unit 11a by the input stage voltage addition unit 12a. It is added to the integrated voltage signal (the signal to be handled is a voltage, so input is required to add it! 3 ⁇ 4 A coupler like the voltage adder 12a is required) to form an added voltage signal with HPF characteristics (voltage addition The HPF characteristic is obtained by subtracting the LPF characteristic from the input by a filter.)
  • the added voltage signal is branched in two directions (since the signal to be handled is a voltage, the line can be branched as it is) and input to the integration processing unit 11a and the variable voltage amplification unit 13a. Integral processing unit 11
  • the addition voltage signal input to the transfer conductance amplifier G1 in 1a is converted to a current signal by the transfer conductance amplifier G1.
  • the transfer conductance amplifier G1 is a voltage-to-current converter. ).
  • the converted current signal flows through the capacitances C1 and C2 to generate a voltage.
  • the resulting voltage is fed back to the input stage voltage adder 12a as an integrated voltage signal having an LPF characteristic, and is sent out to the output stage voltage adder 14a.
  • the added voltage signal directed to the variable voltage amplifier 13a is amplified by the variable voltage amplifier 13a.
  • the output voltage amplified by the variable voltage amplifier 13a and the integrated voltage signal output from the integration processor 11a are added by the output stage voltage adder 14a, and the output voltage signal (+ VOUT, -VOUT).
  • the control signal CNT to the current source I S from outside, the operating current of the transconductance amplifier GI changes (therefore, the transconductance Gm changes), and the cutoff frequency changes.
  • the transconductance is the ratio of the output current to the input voltage (the output current characteristic with respect to the input potential difference). Therefore, if the transconductance is Gm, the voltage is V, and the current is I, it is Gm-lZV (the reciprocal of the resistance R).
  • a MOS transistor or the like can be considered as a transconductance element. That is, when a voltage is applied to the gate G with respect to the gate G, the drain D and the source S of the M ⁇ S transistor, a current flows from the drain D to the source S. Transmission con Duc evening.
  • the transfer conductance amplifier G1 is composed of a bipolar junction transistor (BJT).
  • BJT bipolar junction transistor
  • FIG. 15 is a diagram showing a circuit configuration of the gain equalizer.
  • the gain equalizer 20a is a device that performs low-frequency emphasis type gain equalization by handling both input and output voltage signals.
  • the gain equalizer 20a includes an integration section 21a, an input stage voltage adding section 22a, a variable voltage amplifying section 23a, and an output stage voltage adding section 24a. Note that these components correspond to the integration processing unit 21, the input stage addition unit 22, the variable amplification unit 23, and the output stage addition unit 24 shown in FIG.
  • the configuration of the gain equalizer 20a is such that the variable voltage amplifier 13a of the gain equalizer 10a described above with reference to FIG. 14 is moved to the output stage of the integration processor 11a. Therefore, when describing the places where the connection relations of the constituent elements are different, the output terminal of the adder ad 1 is Connected to the voltage input terminal (+) of the transconductance amplifier G1 and the other input terminal of the adder ad4, the output terminal of the adder ad2 is connected to the voltage input terminal (-) of the transconductance amplifier G1, Connect to the other input terminal of adder ad4.
  • the current output terminal (+) of the transfer conductance amplifier G1 is connected to one of the capacity C1, the other input terminal of the adder ad1, and one of the input terminals of the variable voltage amplifier 23a.
  • the current output terminal (1) of the amplifier G1 is connected to one of the capacitors C2, the other input terminal of the adder ad2, and the other input terminal of the variable voltage amplifier 23a.
  • One output terminal of the variable voltage amplifier 23a is connected to one input terminal of the addition element ad3, and the other output terminal of the variable voltage amplifier 23a is connected to one input terminal of the addition element ad4. I do.
  • the input voltage signals (+ V IN, -V IN) are added by the input stage voltage adder 22a to the integrated voltage signal fed back from the integration processor 21a to generate an added voltage signal having HPF characteristics.
  • the addition voltage signal is branched in two directions, and is input to the integration processing unit 21a and the output stage voltage addition unit 24a.
  • the added voltage signal input to the transfer conductance amplifier G1 in the integration processing unit 21a is converted into a current signal by the transfer conductance amplifier G1.
  • This current signal is converted into a voltage by the capacitances Cl and C2, fed back to the input stage voltage adder 22a as an integrated voltage signal having LPF characteristics, and sent out to the variable voltage amplifier 23a.
  • the integrated voltage signal directed to the variable voltage amplifier 23a is amplified by the variable voltage amplifier 23a.
  • the output voltage amplified by the variable voltage amplifier 23a and the added voltage signal output from the input stage voltage adder 22a are added by the output stage voltage adder ⁇ 524a, and the output voltage signal ( + V ⁇ UT, -VOUT).
  • the control signal CNT is externally applied to the current source IS to change the cutoff frequency.
  • FIG. 16 is a diagram showing a circuit configuration of the gain equalizer.
  • the gain equalizer 10b is a device that performs high-frequency emphasis type gain equalization by treating current signals for both input and output.
  • the gain equalizer 10b is composed of an integration processor 11b, an input stage current adder 12b-1, It consists of a current distribution section 12b-2, a variable current amplification section 13b, a voltage / current conversion section 14b-1 and an output stage current addition section 14b-2. These components correspond to the components shown in FIG.
  • the integration processing unit 1 1b corresponds to the integration processing unit 11
  • the input stage current addition unit 12 b-1 and the current distribution unit 12 b-2 correspond to the input stage addition unit 12
  • the unit 13b corresponds to the variable amplification unit 13
  • the voltage / current conversion unit 14b-1 and the output stage current addition unit 14b-2 correspond to the output stage addition unit 14.
  • the integration unit 1 lb includes a transfer conductance amplifier G 1, capacitances C 1 and C 2, and a current source IS 1. Further, the voltage-Z current converter 14 b-1 is actually the same element as the transconductance amplifier G1, and the input stage current adder 12 b-1 and the output stage current adder 14 b-2 are simply a line. It is a connection part.
  • the output terminal a (+) of the current distribution unit 12b-2 is connected to the input terminal (+) of the variable current amplification unit 13b, and the output terminal b (+) of the current distribution unit 12b-2 is Connect the voltage input terminal (+) of the conductance amplifier G1, one of the capacitors C1, and the input terminal (+) of the voltage / current converter 14b-1.
  • the other end of capacitor C1 is connected to GND.
  • the output terminal c (1) of the current distribution unit 12 b-2 is connected to the input terminal (1) of the variable current amplification unit 13 b, and the output terminal d (-) of the current distribution unit 12 b-2 is Connect the voltage input terminal of the conductance amplifier G1 (-), one of the capacitors C2, and the input terminal (1) of the voltage Z current converter 14b_1.
  • the other end of capacitor C2 is connected to GND.
  • the current source IS 1 is connected to the transfer conductance amplifier G 1 and GND, and is connected to the input terminal of the control signal CNT.
  • the current source IS2 is connected to the voltage-current converter 14b-11 and GND, and to the input terminal of the control signal CNT.
  • the current output terminal (+) of the voltage-current converter 1 4 b-1 is connected to the output terminal (+) of the variable current amplifier 13 b and the output terminal of the output current signal (+ IOUT).
  • the current output terminal (1) of section 14b-1 is connected to the output terminal (1) of the variable current amplifying section 13b and the output terminal of the output current signal (1 IOUT).
  • the input current signal (+ IIN, -IIN) is added by the input stage current adder 1 2b-1 to the integrated current signal fed back from the integration processor 11b to generate an added current signal. Since the signal to be handled is a current, the input stage current adder 1 2b-1 may simply connect the lines.
  • the added current signal is copied in plus and minus respectively in the current distribution section 1 2b-2, distributed in four directions, and outputted.
  • the added current signal distributed and output from the output terminals a (+) and c (1) of the current distribution unit 1 2 b — 2 has HPF characteristics, and the input terminals (+), (+) of the variable current amplification unit 13 b 1) Enter in.
  • the added current signal distributed and output from the other output terminals b (+) and d (1) of the current distributor 1 2 b-2 is input to the integration processor 11 b.
  • the capacitances Cl and C2 are connected to the voltage input terminals (+) and (-) of the transfer conductance amplifier G1.
  • the added current signal input to the integration processing unit 1 1 b generates a voltage by flowing through the capacitors C 1 and C 2, and this generated voltage is input to the transmission conductance amplifier G 1 as an added voltage signal. Will be.
  • the added voltage signal input to the transfer conductance amplifier G1 in the integration processing section 11b is converted into an integrated current signal by the transfer conductance amplifier G1 and fed back.
  • the added voltage signal generated by the capacitors C1 and C2 is input to the voltage-Z current converter 14b_l, and the voltage-current converter 14b-1 outputs the added voltage signal to the LPF characteristic. Is converted to an integrated current signal (the same as the integrated current signal generated by the transconductance amplifier G1) and output.
  • the signal to be handled is a current
  • the integrated current signal is regenerated from the added voltage signal generated by the capacity CI and C2.
  • the added current signal directed to the variable current amplifier 13b is amplified by the variable current amplifier 13b.
  • the output current amplified by the variable current amplifying unit 13 b and the integrated current signal output from the voltage / current converting unit 14 b-1 are calculated by the output stage current calorie calculating unit 14 b—
  • the output current signal (+ I ⁇ UT,-) is added by 2 (Since the signal to be handled is a current, the output stage current adder 1 4b — 2 simply connects the lines.)
  • control signal CNT is externally applied to the current sources I S1 and I S2 to change the cutoff frequency.
  • FIG. 17 is a diagram showing a circuit configuration of the gain equalizer.
  • the gain equalizer 2 Ob is a device that performs a low-frequency emphasis type gain equalization by treating a current signal for both input and output.
  • the gain equalizer 20b is composed of an integral processor 21b, an input stage current adder 22b-1 and a current distributor 22b-2, a variable current amplifier 23b, and a voltage-current converter 2. It consists of 4 b-1 and output stage current adder 2 4 b-2. These components correspond to the components shown in FIG. That is, the integration processing unit 2 1 b corresponds to the integration processing unit 21, and the input stage current addition unit 2 2 b-1 and the current distribution unit 2 2 b-2 are connected to the input stage addition unit
  • the variable current amplifier 2 3 b corresponds to the variable amplifier 23, and the voltage / current converter 24 b-1 and the output stage current adder 24 b-2 correspond to the output stage adder. Corresponds to part 24.
  • the variable current amplifier 13b of the gain equalizer 10 described above with reference to FIG. 16 was moved to the output stage of the voltage-Z current converter 14b-1. It is a thing. Therefore, when describing the places where the connection relations of the constituent elements are different, the output terminals a (+) and c (-) of the current distribution unit 2 2 b _ 2 are output terminals (+) of the variable current amplification unit 23 b, respectively. , (-) And output current signal (+ IOUT, -IOUT) output terminals.
  • the current output terminals (+) and (-) of the voltage / current converter 24 b-1 are connected to the input terminals (+) and (-) of the variable current amplifier 23b, respectively.
  • the input current signal (+ IIN, one IIN) is added by the input stage current adder 22b-1 to the integrated current signal fed back from the integration processor 21b to generate an added current signal.
  • the added current signal is copied in plus and minus in the current distribution unit 22b-2, distributed in four directions, and output.
  • the added current signal distributed and output from the output terminals a (+) and c (1) of the current distributor 22b-2 has an HPF characteristic, and goes to the output stage current adder 24b-2.
  • the added current signal distributed and output from the output terminals b (10) and d (-) of the current distribution unit 22b_2 is input to the integration processing unit 2lb.
  • the added current signal is converted into an additional voltage signal by the capacitances C 1 and C 2 as the transmission conductance amplifier G 1. Will be entered. Then, the added voltage signal input to the transfer conductance amplifier G1 in the integration processing unit 21b is converted into an integrated current signal by the transfer conductance amplifier G1 and fed back.
  • the added voltage signal generated by the capacitors C l and C 2 is input to the voltage / current converter 24b-1.
  • the voltage / current converter 24b-1 converts the added voltage signal into an integrated current signal having LPF characteristics. (Same as the integrated current signal generated by the transconductance amplifier G1) and output.
  • the integrated current signal output from the voltage / current converter 24b-1 is amplified by the variable current amplifier 23b. Then, the output current amplified by the variable current amplifier 23 b and the added current signal distributed by the current distributor 22 b-2 are added by the output stage current adder 24 b-2, and the output current Signal (+ I OUT, -I OUT).
  • the control signal CNT is externally applied to the current sources I S1 and I S2 to change the cutoff frequency.
  • FIG. 18 is a diagram showing a circuit configuration of the transfer conductance amplifier G1.
  • the transfer conductance amplifier G1 has a configuration in which a first differential amplifier Ga and a second differential amplifier Gb are connected in parallel. First, the connection relation of each element will be described.
  • One of the input voltage (+ vi) terminals and one of the input voltage (-V i) terminals are connected to GND, and the other of the input voltage (+ vi) terminals is connected to the base of transistor m ⁇ Q 1 and the transistor Q Connect to the base of one.
  • the other of the input voltage (-V i) terminals Connect the base of Q2 and the base of transistor m ⁇ Q2.
  • the voltage V is connected to one end of the current source I1 and one end of the current source I2.
  • the other end of the current source I 1 is connected to the output current (1) terminal, the collector of the transistor m ⁇ Q 1 and the collector of the transistor Q 1.
  • the other end of the current source I2 is connected to the output current (+) terminal, the collector of the transistor Q2, and the collectors of the transistors m and Q2.
  • the emitter of the transistor m ⁇ Q 1 is connected to the emitter of the transistor Q 2 and one end of the current source I 3, and the other end of the current source I 3 is connected to GND.
  • the emitter of transistor Q 1 is connected to the emitter of transistor m ⁇ Q 2 and one end of current source I 4, and the other end of current source I 4 is connected to GND.
  • the voltage input terminals of the transfer conductance amplifier G1 are the input voltage (+) terminal and the input voltage (1) terminal, and the current output terminals are the output current (+) terminal and the output current (1) terminal ( The position where the capacitor C1 connects is p1 in the figure, and the position where the capacitor C2 connects is p2 in the figure).
  • the current I from the output current (+) terminal to the output current (1) terminal.
  • the current IC2 is Icc -i.
  • the current IC 1 flowing through the collector of the transistors m ⁇ Q 1 and Q 1 is I cc + i. It becomes.
  • the current sources I 3 and I 4 correspond to the current source IS, and the transfer conductance changes by changing the current I EE with the control signal CNT.
  • the sizes of the symmetrical transistors are changed. That is, the transistors m and Q1 have a size that is m times the size of the transistor Q2, and the transistors m and Q2 have a size that is m times the size of the transistor Q1. It can be seen that the pair of transistors m'Ql and Q2 and the pair of transistors Ql and m'Q2 are exactly the same if the polarity of the input vi is mutually inverted.
  • the size refers to the area (ratio) of the emitter region of a transistor or the channel (path through which electrons flow in a semiconductor). And the ratio (WZ L) of the channel width (W) to the channel length (L). This difference in WZL results in a difference in transistor ON resistance (internal resistance). The smaller the WZL, the greater the ⁇ N resistance and the slower the transistor switching operation speed.
  • the transfer conductance amplifier G1 changes the size of each symmetrical transistor in each differential amplifying section to form two unbalanced differential pairs (the first differential amplifying section G a And the second differential amplifier G b) are coupled. If, instead of this configuration, the emitters of transistors of the same size are coupled together and a single differential amplifier simply constitutes a transfer conductance amplifier, the dynamic range of the input will be reduced. It becomes small and can handle only small signals.
  • the input dynamic range is enlarged by devising to expand the linear region of the output current characteristic with respect to the input potential difference, and the quality and flexibility are improved.
  • FIGS. FIG. 19 and FIG. 20 show the differential amplifier.
  • the differential amplifier G al in FIG. 19 is one in which the first differential amplifier G a in the transmission conductance amplifier G 1 is configured independently, and the differential amplifier G b 1 in FIG.
  • the second differential amplifier Gb in the amplifier G1 is configured independently.
  • FIG. 21 is a diagram for explaining the expansion of the linear region of the output current characteristic.
  • the output current characteristic (gm) of the differential amplifier with respect to the input potential difference has a so-called unimodal curve that is line-symmetric with respect to the center (the input potential difference is zero). For this reason, to make the vicinity of the peak of a single-peak characteristic flat as much as possible (Flat), the linear region can be expanded by adding two equal single-peak characteristics shifted from the center. In order to do this, the transistor m ⁇ Q 1 has a size m times larger than that of the transistor Q 2 compared to the differential amplifier G a 1 in Fig. 19, and the differential pair is unbalanced.
  • a negative offset (_ ⁇ ) can be given to the output current characteristic of the differential amplifier G a 1, and the peak position is shifted from the center to the left. You can shift it toward you.
  • the transistor mQ2 has a size that is m times as large as the transistor Q1 to make the differential pair unbalanced, and the differential amplifier Gb 1 Give the output current characteristic a positive offset (+ ⁇ ) and shift the peak position from the center to the right.
  • the vicinity of the peak can be flattened and the linear region can be expanded.
  • VBEI V In
  • FIG. 22 is a diagram showing output current characteristics.
  • the figure is a plot of the output current characteristics of Eq. (11), and shows the output current characteristics when the size ratio m is increased to 1, 2, 4, and 8.
  • the vertical axis is the output current characteristic
  • the horizontal axis is the input difference voltage.
  • the integration processing unit of the present invention uses the transfer conductance G1 instead of the resistor R. Since this is composed of transistors that are active elements, the value of the transmission conductance can be changed by current (or voltage) by external control (control signal CNT), and the cutoff frequency is electronically variable. (Note that electronically changing means changing the current or voltage.
  • the integration process is configured with passive elements. It was necessary to change the element itself, such as the capacity.) As a result, it is possible to flexibly cope with characteristic variations on the frequency axis and various systems using different frequency ranges.
  • the desired high-frequency (current) gain for the low frequency is 12 (dB) and the cut-off frequency f. Shall be set to 1 (GHz).
  • the amplitude characteristic is obtained as follows by replacing the Laplace operator S in the transfer function of Eq. (3) with j ⁇ .
  • FIG. 23 is a diagram illustrating a calculation result of the frequency characteristic of the gain equalizer 10.
  • the vertical axis is the gain (dB), and the horizontal axis is the frequency (Hz).
  • the results of the above calculations performed on the gain equalizer 10 (EQL 1) are plotted.
  • the amplitude characteristic is obtained as follows by replacing the Laplace operator S in the transfer function of Eq. (5) with.
  • FIG. 24 is a diagram illustrating calculation results of frequency characteristics of the gain equalizer 20.
  • the vertical axis is the gain (dB) and the horizontal axis is the frequency (Hz).
  • the results of the above calculations performed on the gain equalizer 20 (EQL 2) are plotted.
  • the transfer function is given by the product of Eqs. (3) and (5), and is given by
  • FIG. 25 is a diagram showing calculation results of frequency characteristics of the gain equalizer 30.
  • the vertical axis is the gain (dB), and the horizontal axis is the frequency (Hz).
  • the results of the above calculations performed on the gain equalizer 30 (EQL 3) are plotted.
  • the transfer function is as follows.
  • FIG. 26 is a diagram showing calculation results of frequency characteristics of the gain equalizer 40.
  • the vertical axis is the gain (dB), and the horizontal axis is the frequency (Hz).
  • the results of the above calculations performed on the gain equalizer 40 (EQL4) are plotted.
  • FIG. 27 is a diagram showing a configuration of the optical receiving device.
  • the optical receiver 50 includes an optical receiver 51, a gain equalizer 10a (a gain equalizer 10a operating in the voltage mode shown in FIG. 14), and an amplifier 52 (the configuration of the front-end portion). Is).
  • the light receiving unit 51 includes a light receiving element (PD: photodiode) 51a and an amplifying unit 51b.
  • the PD 51a converts the transmitted optical signal into an electric signal (current).
  • the amplification unit 51b converts the current into a voltage, amplifies the voltage, and inputs the voltage to the gain equalization unit 10a.
  • the gain equalizer 10a compensates for distortion in the high frequency range and improves the waveform.
  • the amplifier 52 amplifies the signal processed by the gain equalizer 10a to a predetermined level and outputs the signal.
  • FIG. 28 is a diagram showing the configuration of the optical receiving device.
  • the optical receiver 60 is composed of an optical receiver
  • the PD 61 converts the transmitted optical signal into an electric signal (current) and inputs it to the gain equalizer 10b.
  • the gain equalizer 10b compensates for distortion in the high frequency range and improves the waveform.
  • the resistor R1 converts a current into a voltage, and the amplifier 62 amplifies the signal processed by the gain equalizer 10b to a predetermined level and outputs the signal.
  • the gain equalizer in the figure may use the above-described gain equalizer that operates in the low-frequency emphasis / middle-frequency emphasis mid-range rejection type current mode.
  • the cutoff frequency is adjusted to an optimum value by electronic control for the signal distortion that varies due to the difference in signal speed and transmission distance, and the equalization slope characteristic (gain) ) Is given from only one variable amplifying unit, so that it can be easily changed to an arbitrary value, and flexible characteristic compensation can be performed.
  • the advantage that these equalization parameters (cutoff frequency, equalization slope characteristics) can be changed electronically is that the number of types of hardware that can be used for different systems can be reduced. Parts inventory can be reduced, leading to cost reductions.
  • the gain equalizer of the present invention is applied to an optical receiver. It can be widely applied.
  • the gain equalizer of the present invention when performing high-frequency emphasis type gain equalization, has a low-pass characteristic that is negatively fed back by an integration processing unit that variably sets a cutoff frequency.
  • an integration processing unit that variably sets a cutoff frequency.
  • variably amplify the addition signal variably set the gain, add the output of the variable amplifier and the integration signal, An output signal is generated.
  • the low-pass characteristic and the high-pass characteristic can be simultaneously realized, and the equalization parameter can be variably set, thereby compensating for the band degradation in the high band.

Landscapes

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Abstract

伝達特性を可変設定可能とし、利得等化に対する柔軟で汎用的な特性補償を行う。積分処理部（１１）は、遮断周波数を可変に設定し、加算信号の積分処理を行って、低域通過特性となる積分信号を出力する。入力段加算部（１２）は、入力信号と、負帰還した積分信号とを加算して、高域通過特性となる加算信号を生成する。可変増幅部（１３）は、加算信号を可変増幅して、利得を可変設定する。出力段加算部（１４）は、可変増幅部（１３）の出力と積分信号とを加算して、出力信号を生成する。

Description

明 細 書 利得等化装置 技術分野
本発明は利得等化装置に関し、 特に受信信号の利得等化を行う利得等化装置に 関する。 背景技術
伝送システムにおいては、 等化と呼ばれる信号処理が行われる。 これは、 伝送 路で生じた歪みを低減する処理のことであり、 通常、 受信側に設けた等化器によ つて、 歪んだ周波数特性を回復させる。
光ファイバ伝送の場合、 光ファイバの屈折率は波長により異なり、 また伝搬光 路も波長によりわずかに異なるため、 同一ファイバでも光の伝搬時間 （速度） が 異なってくる。 このような現象を波長分散といい、 これが光伝送品質を制約する 要因となっている。 このため、 光受信部では、 波長分散により生じる利得劣化を 所望の周波数帯域内 （信号光帯域内） で平坦化させる利得等化処理を行っている。 従来の利得等化器の多くは、 与えられた信号速度やあらかじめ予測された歪み 量 (周波数 Spectrum)に対し、 伝達特性を固定的に設定して、 所望の等化特性を 実現していた。
特許文献 1
特開平 1 一 1 7 0 1 2 3号公報 （第 1頁一第 3頁， 第 1図）
しかし、 従来の利得等化器では、 伝達特性を固定的に設定しているので、 運用 環境に応じてハードウエアを個別に用意しなければならず、 柔軟性及び汎用性に 欠けるといった問題があった。
例えば、 上記の従来技術 （特開平 1 一 1 7 0 1 2 3号公報） では、 抵抗、 コン デンサといった受動素子を用いて、 等化特性を得ているため、 遮断周波数を容易 に変えることができず （したがって、 部品またはユニットの交換が必要となる） 。 このため使用周波数領域が固定されてしまい、 システムに柔軟に対応できなかつ た。 また、 従来技術では、 等化スロープ （Slope) は、 2つの増幅器の利得差か ら得ているため、 等化スロープを可変させようとすると、 2つの利得を操作しな ければならず、 操作性及び利便性に欠けていた。 発明の開示
本発明はこのような点に鑑みてなされたものであり、 伝達特性を可変設定可能 とし、 利得等化に対する柔軟で汎用的な特性補償を行う利得等化装置を提供する ことを目的とする。
本発明では上記課題を解決するために、 図 1に示すような、 高域強調型の利得 等化を行う利得等化装置 1 0において、 遮断周波数を可変に設定し、 加算信号の 積分処理を行って、 低域通過特性となる積分信号を出力する積分処理部 1 1と、 入力信号と、 負帰還した積分信号とを加算して、 高域通過特性となる加算信号を 生成する入力段加算部 1 2と、 加算信号を可変増幅して、 利得を可変設定する可 変増幅部 1 3と、 可変増幅部 1 3の出力と積分信号とを加算して、 出力信号を生 成する出力段加算部 1 4と、 を有することを特徴とする利得等化装置 1 0が提供 される。
ここで、 積分処理部 1 1は、 遮断周波数を可変に設定し、 加算信号の積分処理 を行って、 低域通過特性となる積分信号を出力する。 入力段加算部 1 2は、 入力 信号と、 負帰還した積分信号とを加算して、 高域通過特性となる加算信号を生成 する。 可変増幅部 1 3は、 加算信号を可変増幅して、 利得を可変設定する。 出力 段加算部 1 4は、 可変増幅部 1 3の出力と積分信号とを加算して、 出力信号を生 成する。
本発明の上記および他の目的、 特徴および利点は本発明の例として好ましい実 施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。 図面の簡単な説明
図 1は、 本発明の利得等化装置の原理図である。
図 2は、 振幅特性 （折線近似） を示す図である。
図 3は、 振幅特性を実現するための等価プロックを示す図である。 図 4は、 利得等化装置の構成を示す図である。
図 5は、 等価ブロックから利得等化装置の導き方を説明するための図である。 図 6は、 振幅特性 （折線近似） を示す図である。
図 7は、 振幅特性を実現するための等価プロックを示す図である。
図 8は、 低域強調型の利得等化装置の構成を示す図である。
図 9は、 等価ブロックから利得等化装置の導き方を説明するための図である。 図 1 0は、 振幅特性 （折線近似） を示す図である。
図 1 1は、 中域強調型の利得等化装置の構成を示す図である。
図 1 2は、 振幅特性 （折線近似） を示す図である。
図 1 3は、 中域阻止型の利得等化装置の構成を示す図である。
図 1 4は、 利得等化装置の回路構成を示す図である。
図 1 5は、 利得等化装置の回路構成を示す図である。
図 1 6は、 利得等化装置の回路構成を示す図である。
図 1 7は、 利得等化装置の回路構成を示す図である。
図 1 8は、 伝達コンダクタンス増幅器の回路構成を示す図である。
図 1 9は、 差動増幅器を示す図である。
図 2 0は、 差動増幅器を示す図である。
図 2 1は、 出力電流特性のリニア領域の拡大化を説明するための図である。 図 2 2は、 出力電流特性を示す図である。
図 2 3は、 利得等化装置の周波数特性の計算結果を示す図である。
図 2 4は、 利得等化装置の周波数特性の計算結果を示す図である。
図 2 5は、 利得等化装置の周波数特性の計算結果を示す図である。
図 2 6は、 利得等化装置の周波数特性の計算結果を示す図である。
図 2 7は、 光受信装置の構成を示す図である。
図 2 8は、 光受信装置の構成を示す図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態を図面を参照して説明する。 図 1は本発明の利得等 化装置の原理図である。 利得等化装置 1 0は、 受信信号の利得が高域で劣化を生 じている場合に、 高域側を強調して利得等化を行う装置である。
積分処理部 1 1は、 遮断周波数を可変に設定し、 加算信号の積分処理を行って、 低域通過特性となる積分信号を出力する。 入力段加算部 12は、 入力信号と、 負 帰還した積分信号とを加算して、 高域通過特性となる加算信号を生成する。
可変増幅部 13は、 加算信号を可変増幅して、 利得を可変設定する。 出力段加 算部 14は、 可変増幅部 13の出力と積分信号とを加算して、 出力信号を生成す る。
次に高域強調型の利得等化装置 10の設計手順について図 2〜図 5を用いて詳 しく説明する。 図 2は振幅特性 （折線近似） を示す図である。 縦軸は利得 （d B) 、 横軸は角周波数 ω (r adZs e c) である。 また、 Kは高域通過周波数 特性 （以下、 高域通過特性） の利得、 ω。は固有角周波数である。
伝送信号の受信時に、 高域での帯域劣化が生じるようなシステムにおいては、 高域側の利得を強調 （上昇） させることによって、 所望の周波数帯域内で利得を 平坦化させる必要がある。 さらに、 本発明では、 Κ、 ω。を可変設定できるよう にして、 利得等化制御に柔軟性及び汎用性を持たせた構成としたい （なお、 ω。 = 2 π :ί。 （f 。 ：遮断周波数） なので、 ω。を可変設定できるということは、 遮 断周波数 f 。を可変設定できるということ） 。 したがって、 図 2に示すような振 幅特性 T 1を描くことができ、 この振幅特性 T 1を実現するような利得等^装置 を設計することになる。
図 3は振幅特性 T 1を実現するための等価ブロックを示す図である。 等価プロ ック 100は、 高域通過制御部 （HP F ： High Pass Filter) 101、 低域通過 制御部 （L P F ： Low Pass Filter) 102、 増幅素子 103、 加算素子 104 から構成される。 また、 HP F 101と L P F 102は ω。が可変であり、 増幅 素子 103は Κが可変である。
等価ブロック 100は、 入力信号 I Νを 2本に分岐し、 一方に HPF 101、 他方に LPF 102を設置する。 また、 HPF 101の出力段に増幅素子 103 を設置し、 増幅素子 103の出力と LP F 102の出力とを加算素子 104で加 算して、 その加算結果を出力信号 OUTとする。 このようなブロック構成にする ことにより、 振幅特性 T 1を実現できる。 図 4は利得等化装置 10の'構成を示す図である。 利得等化装置 10は、 図 1で 示したように、 積分処理部 1 1、 入力段加算部 12、 可変増幅部 13、 出力段加 算部 14から構成され、 等価ブロック 100から導きだした原理構成である。 次に図 3の等価ブロック 100から図 4の利得等化装置 10への導き方につい て説明する。 等価プロック 100の HPF 101の伝達関数は、 以下の式 （ 1 ) で表せる。 ただし、 S (= j ω) はラプラス演算子である。
S
HPF(S) = ― ( 1 )
S+OJQ
また、 等価ブロック 100の LPF 102の伝達関数は、 以下の式 （2) で表 せる。
ω0
LPF (S) = ― (2)
S+ω 0
したがって、 高域強調型の等価ブロック 00の伝達関数は、 以下の式 （3) で表せる。
Κ · S
EQL1 (S) = +
S+ω 0 S+ω 0
― (3)
S+ω o
一方、 LPF 102の伝達関数を分子、 分母ともに Sで割ると式 （4) となる t ω
ω0 S
LPF (S) =
S+ω ω0
1 + ·
A
-— (4)
1+Α
図 5は等価ブロック 100から利得等化装置 10の導き方を説明するための図 である。 式 （4) の関数の形は、 ブロック線図で表現すると図 5に示すブロック Β 1になることが知られている。 一方、 図 5の素子 1 1の入力は、 HPF 101 の伝達関数を表す （なぜなら、 素子 1 1の入力を Xとすると、 χ · (wQ S) ω。Ζ (S + ω0) より、 x = S/ (S + ω0) となり、 .れは11?？ 101の 伝達関数であるから） 。
したがって、 素子 11の入力を分岐して引き出し、 これを増幅素子 103に入 力し、 増幅素子 103の出力と、 ブロック B 1の出力とを加算素子 104で加算 する。 そして、 増幅素子 103を増幅器 13に、 加算素子 104を加算部 14に 置き換えれば、 等価ブロック 100から利得等化装置 10を導くことができる。 このようにして得られた利得等化装置 10は、 遮断周波数 ω。を可変すること により、 周波数特性を任意に変更可能とし、 利得 Κを可変することにより、 低域 の利得を変えること無く高域のみを増減して、 等化スロープを変えることができ る。 また、 Κが 0のときは式 （3) から明らかなように低域通過周波数特性 （以 下、 低域通過特性） に等しく、 任意の Κの値により高域の利得は Κに漸近する。 次に低域強調型の利得等化装置について、 図 6〜図 9を用いて設計手順から詳 しく説明する。 図 6は振幅特性 （折線近似） を示す図である。 縦軸は利得 （d B) 、 横軸は角周波数 ω (r ad/s e c) である。 また、 Kは低域通過特性の 利得、 ω。は固有角周波数である。
伝送信号の受信時に、 低域での帯域劣化が生じるようなシステムにおいては、 低域側の利得を強調 （上昇） させることによって、 所望の周波数帯域内で利得を 平坦化させる必要がある。 さらに、 本発明では、 Κ、 ω。を可変設定できるよう にして、 利得制御に柔軟性及び汎用性を持たせた構成としたい。 したがって、 図 6に示すような振幅特性 Τ 2を描くことができ、 この振幅特性 Τ 2を実現するよ うな利得等化装置を設計することになる。
図 7は振幅特性 Τ 2を実現するための等価プロックを示す図である。 等価プロ ック 200は、 HPF 201、 LPF 202、 増幅素子 203、 加算素子 204 から構成される。 また、 HPF 201と LPF 202は ω。が可変であり、 増幅 素子 203は Κが可変である。
等価ブロック 200は、 入力信号 I Νを 2本に分岐し、 一方に HPF 201、 他方に LPF 202を設置する。 また、 LPF 202の出力段に増幅素子 203 を設置し、 増幅素子 203の出力と HP F 201の出力とを加算素子 204で加 算して、 その加算結果を出力信号 OUTとする。 このようなブロック構成にする ことにより、 振幅特性 T 2を実現できる。 図 8は低域強調型の利得等化装置の構成を示す図である。 利得等化装置 20は、 積分処理部 21、 入力段加算部 22、 可変増幅部 23、 出力段加算部 24力 ら構 成され、 等価ブロック 200から導きだした原理構成である。
次に図 7の等価ブロック 200から図 8の利得等化装置 20への導き方につい て説明する。 低域強調型の等価ブロック 200の伝達関数は、 以下の式 （5) で 表せる。
Figure imgf000008_0001
Κ■ ω Q^+S
― (5)
S+ω o
図 9は等価ブロック 200から利得等化装置 20の導き方を説明するための図 である。 図 5で上述したように、 LPF 202のブロック線図は B 1であり、 H P F 201の伝達特性を表す信号は、 素子 21の入力である。 したがって、 プロ ック B 1の出力を増幅素子 203に入力し、 増幅素子 203の出力と、 素子 21 の入力を分岐して引き出した信号とを加算素子 204で加算する。 そして、 増幅 素子 203を増幅器 23に、 加算素子 204を加算部 24に置き換えれば、 等価 ブロック 200から利得等化装置 20を導くことができる。
このようにして得られた利得等化装置 20は、 遮断周波数 ω。を可変すること により、 周波数特性を任意に変更可能とし、 利得 Κを可変することにより、 高域 の利得を変えること無く低域のみを増減して、 等化スロープを変えることができ る。 また、 Κが 0のときは式 （5) から明らかなように高域通過特性に等しく、 任意の Κの値により低域の利得は Κに漸近する。
次に中域強調型の利得等化装置について説明する。 低域と高域との間の中域の 利得を強調する伝達特性を持つ中域強調型の利得等化装置は、 上述の高域強調型 の利得等化装置 10と低域強調型の利得等化装置 20とを、 この順に縦続に接続 することで構成できる。
図 10は振幅特性 （折線近似） を示す図である。 縦軸は利得 （dB) 、 横軸は 角周波数 ω (r adZs e c) であり、 中域強調型の振幅特性を示している。 ま た、 Κ 1、 は高域強調側の利得及び固有角周波数であり、 Κ2、 ω2は低域 強調側の利得及び固有角周波数である。 なお、 ω2〉ω ιである。
図 1 1は中域強調型の利得等化装置の構成を示す図である。 利得等化装置 30 は、 高域強調型の利得等化装置 10で処理された信号 （処理信号） を、 低域強調 型の利得等化装置 20の入力信号とすることで、 中域での帯域劣化を補償する構 成としている （各構成要素については上述したので説明は省略する） 。 なお、 中 域での利得は K1と Κ2とを合わせたものとなり、 また、 低域における利得は高 域強調型の Κ 1に、 高域における利得は低域強調型の Κ 2に漸近する。
次に中域阻止型の利得等化装置について説明する。 低域と高域との間の中域の 利得を抑圧する伝達特性を持つ中域阻止型の利得等化装置は、 上述の低域強調型 の利得等化装置 20と高域強調型の利得等化装置 10とを、 この順に縦続に接続 することで構成できる。
図 12は振幅特性 （折線近似） を示す図である。 縦軸は利得 （dB) 、 横軸は 角周波数 ω (r adZs e c) であり、 中域阻止型の振幅特性を示している。 ま た、 Κ 1、 ω ιは低域強調側の利得及び固有角周波数であり、 Κ2、 ω2は高域 強調側の利得及び固有角周波数である。 なお、 ω2〉ω1である。
図 13は中域阻止型の利得等化装置の構成を示す図である。 利得等化装置 40 は、 低域強調型の利得等化装置 20で処理された信号 （処理信号） を、 高域強調 型の利得等化装置 10の入力信号とすることで、 中域での帯域劣化を補償する構 成としている （各構成要素については上述したので説明は省略する） 。 なお、 Κ 1、 Κ 2の値に関係なく、 中域での利得は 1(0 d Β)となり、 K 1によって低域 側の利得を、 K 2によって高域側の利得を、 各々独立に変えることができる。 次に高域強調型の利得等化装置 10の具体的な回路について説明する。 図 14 は利得等化装置の回路構成を示す図である。 利得等化装置 10 aは、 入力、 出力 共に電圧信号を扱って高域強調型の利得等化を行う装置である。
利得等化装置 10 aは、 積分処理部 1 1 a、 入力段電圧加算部 12 a、 可変電 圧増幅部 13 a、 出力段電圧加算部 14 aから構成される。 なお、 これらの構成 要素は、 図 4で示した、 積分処理部 1 1、 入力段加算部 12、 可変増幅部 13、 出力段加算部 14にそれぞれ対応する。
積分処理部 1 1 aは、 伝達コンダクタンス （conductance) 増幅器 G 1及びキ ャパシ夕 C l、 C2、 電流源 I Sを含む。 また、 入力段電圧加算部 12 aは、 加 算素子 ad 1、 ad 2を含み、 出力段電圧加算部 14 aは、 加算素子 ad 3、 a d 4を含む。
最初に各回路素子の接続関係について記す。 入力電圧信号 （ + V I N) は、 入 力段電圧加算部 12 a内の加算素子 ad 1の一方の入力端子に入力し、 入力電圧 信号 （― V I N) は、 入力段電圧加算部 12 a内の加算素子 a d 2の一方の入力 端子に入力する。
加算素子 a d 1の他方の入力端子は、 キャパシタ C 1の一方と、 伝達コンダク タンス増幅器 G1の電流出力端子 （+ ) と、 出力段電圧加算部 14 a内の加算素 子 a d 3の一方の入力端子と接続し、 キャパシタ C 1の他方は GNDに接続する。 また、 加算素子 ad 2の他方の入力端子は、 キャパシ夕 C 2の一方と、 伝達コ ンダク夕ンス増幅器 G1の電流出力端子 （一） と、 出力段電圧加算部 14 a内の 加算素子 a d 4の一方の入力端子と接続し、 キャパシタ C 2の他方は GNDに接 §c"5る。
電流源 I Sは、 伝達コンダクタンス増幅器 G 1と GNDに接続し、 また、 制御 信号 C NTの入力端子と接続する。 なお、 伝達コンダクタンス増幅器 G 1の電流 出力端子 （+ ) からは電流が掃き出され、 電流出力端子 （一） からは電流が引き 込まれる。
加算素子 ad 1の出力端子は、 伝達コンダクタンス増幅器 G 1の電圧入力端子 ( + ) と、 可変電圧増幅部 13 aの一方の入力端子と接続し、 加算素子 a d 2の 出力端子は、 伝達コンダクタンス増幅器 G1の電圧入力端子 （一） と、 可変電圧 増幅部 13 aの他方の入力端子と接続する。
可変電圧増幅部 13 aの一方の出力端子は、 加算素子 a d 3の他方の入力端子 と接続し、 加算素子 ad 3の出力端子から出力電圧信号 （ + VOUT) が送出さ れる。 また、 可変電圧増幅部 13 aの他方の出力端子は、 加算素子 ad 4の他方 の入力端子と接続し、 加算素子 a d 4の出力端子から出力電圧信号 （― VOU T) が送出される。
次に信号の流れについて説明する。 入力電圧信号 （ + V I N、 —V I N) は、 入力段電圧加算部 12 aによって、 積分処理部 1 1 aからフィードバックされた 積分電圧信号と加算され （扱う信号が電圧なので、 加算するためには入力！ ¾電圧 加算部 12 aのような結合器が必要） 、 HP F特性を持つ加算電圧信号が 成さ れる （電圧加算器によって、 入力から LPF特性を減ずることにより、 HPF特 性を得ている） 。
加算電圧信号は、 2方向に分岐され （扱う信号が電圧なので、 ラインをそのま ま分岐できる） 、 積分処理部 1 1 aと可変電圧増幅部 1 3 aへ入力される。 積分 処理部 1 1 a内の伝達コンダクタンス増幅器 G 1に入力した加算電圧信号ま、 伝 達コンダクタンス増幅器 G 1により電流信号に変換される （伝達コンダク夕ンス 増幅器 G 1は、 電圧 電流変換器である） 。
ただし、 伝達コンダクタンス増幅器 G 1の出力端子にはキャパシ夕 C 1、 C 2 が接続されているので、 変換後の電流信号はキャパシ夕 C 1、 C 2に流れること で電圧が発生し、 この発生した電圧が、 LPF特性を持つ積分電圧信号として入 力段電圧加算部 1 2 aへフィードバックされ、 かつ出力段電圧加算部 14 aへ送 出される。
可変電圧増幅部 1 3 aへ向かった加算電圧信号は、 可変電圧増幅部 1 3 aによ り増幅される。 そして、 可変電圧増幅部 1 3 aで増幅された出力電圧と、 積分処 理部 1 1 aから出力された積分電圧信号とは、 出力段電圧加算部 14 aによって 加算され、 出力電圧信号 （ + VOUT、 -VOUT) となる。 なお、 電流源 I S に制御信号 CNTを外部から与えることで、 伝達コンダクタンス増幅器 G Iの動 作電流が変わり （したがって、 伝達コンダクタンス Gmが変わり） 、 遮断周波数 が変化する。
ここで、 伝達コンダクタンスについて説明する。 伝達コンダクタンスとは、 入 力の電圧に対する出力の電流の比率のことである （入力電位差に対する出力電流 特性のことである） 。 したがって、 伝達コンダクタンスを Gm、 電圧を V、 電流 を Iとすれば、 Gm- lZVである （抵抗 Rの逆数になっている） 。
また、 例えば、 MOSトランジスタなどは、 伝達コンダクタンス素子とみなす ことができる。 すなわち、 M〇Sトランジスタのゲート G、 ドレイン D、 ソース Sに対し、 ゲート Gに電圧を与えると、 ドレイン Dからソース Sへ電流が流れる ので、 このときの電圧、 電流の比率が、 その MOSトランジスタの持つ伝達コン ダク夕ンスとなる。
次に遮断 （Cut-Off) 周波数の設定について説明する。 式 （3) 、 式 （5) に おける固有角周波数 ω。は、 キャパシ夕容量を C、 伝達コンダクタンスを Gmと した場合に式 （6 a) の関係となる。 これにより、 遮断周波数 （_ 3 dB周波 数） f 。は、 式 （6 b) として表される。
Gm
ω0 = 27T'f ο二 - (6 a)
C
Gm
I o一 -— (6 b)
2TT-C
例えば、 C= 10 pF、 Gm= 1 OmS (= 1/100 Ω) の場合は、 遮断周 波数 f 。は 159MHzとなる。 したがって、 図 14の利得等化装置 10 aに対 し、 遮断周波数を 159MHzと設定する際には、 容量 10 p Fのキャパシ夕 C 1、 C 2を設置し、 伝達コンダクタンス増幅器 G 1の Gmを 1 OmS (= 1/1 00 Ω) とすればよい。
また、 伝達コンダクタンス増幅器 G1は、 バイポーラ接合トランジスタ （B J T ： Bipolar Junction Transistor) で構成しており、 B J Tの場合、 電流によつ て Gmを可変できる。 すなわち、 Gm= 1 OmSとなるような制御信号 CNTを 与えることで、 本発明では、 遮断周波数を、 電子的に可変することができるので、 柔軟性及び汎用性を持たせることができる。
次に低域強調型の利得等化装置 20の具体的な回路について説明する。 図 15 は利得等化装置の回路構成を示す図である。 利得等化装置 20 aは、 入力、 出力 共に電圧信号を扱って低域強調型の利得等化を行う装置である。
利得等化装置 20 aは、 積分処理部 2 1 a、 入力段電圧加算部 22 a、 可変電 圧増幅部 23 a、 出力段電圧加算部 24 aから構成される。 なお、 これらの構成 要素は、 図 8で示した、 積分処理部 21、 入力段加算部 22、 可変増幅部 23、 出力段加算部 24にそれぞれ対応する。
利得等化装置 20 aの構成は、 図 14で上述した利得等化装置 10 aの可変電 圧増幅部 13 aを積分処理部 1 1 aの出力段へ移動したものである。 したがって、 構成素子の接続関係の異なる箇所について記すと、 加算素子 a d 1の出力端子は、 伝達コンダクタンス増幅器 G 1の電圧入力端子 （+ ) と、 加算素子 a d 4の他方 の入力端子に接続し、 加算素子 ad 2の出力端子は、 伝達コンダクタンス増幅器 G 1の電圧入力端子 （―） と、 加算素子 ad 4の他方の入力端子に接続する。 伝達コンダクタンス増幅器 G1の電流出力端子 （+ ) は、 キャパシ夕 C 1の一 方と、 加算素子 ad 1の他方の入力端子と、 可変電圧増幅部 23 aの一方の入力 端子と接続し、 伝達コンダクタンス増幅器 G 1の電流出力端子 （一） は、 キャパ シ夕 C 2の一方と、 加算素子 ad 2の他方の入力端子と、 可変電圧増幅部 23 a の他方の入力端子と接続する。
可変電圧増幅部 23 aの一方の出力端子は、 加算素子 a d 3の一方の入力端子 と接続し、 可変電圧増幅部 23 aの他方の出力端子は、 加算素子 ad 4の一方の 入力端子と接続する。
次に信号の流れについて説明する。 入力電圧信号 （ + V I N、 -V I N) は、 入力段電圧加算部 22 aによって、 積分処理部 21 aからフィードバックされた 積分電圧信号と加算され、 HP F特性を持つ加算電圧信号が生成される。
加算電圧信号は、 2方向に分岐され、 積分処理部 21 aと出力段電圧加算部 2 4 aへ入力する。 積分処理部 21 a内の伝達コンダクタンス増幅器 G 1に入力し た加算電圧信号は、 伝達コンダクタンス増幅器 G 1により電流信号に変換される。 この電流信号は、 キャパシ夕 C l、 C 2によって電圧となり、 LPF特性を持 つ積分電圧信号として入力段電圧加算部 22 aへフィードバックされ、 かつ可変 電圧増幅部 23 aへ送出される。
可変電圧増幅部 23 aへ向かった積分電圧信号は、 可変電圧増幅部 23 aによ り増幅される。 そして、 可変電圧増幅部 23 aで増幅された後の出力電圧と、 入 力段電圧加算部 22 aから出力された加算電圧信号とは、 出力段電圧加算 ¾524 aによって加算され、 出力電圧信号 （+V〇UT、 -VOUT) となる。 なお、 電流源 I Sに制御信号 CNTを外部から与えて、 遮断周波数を変化させる。
次に高域強調型の利得等化装置 10の他の実施の形態について説明する。 図 1 6は利得等化装置の回路構成を示す図である。 利得等化装置 10 bは、 入力、 出 力共に電流信号を扱って高域強調型の利得等化を行う装置である。
利得等化装置 10 bは、 積分処理部 1 1 b、 入力段電流加算部 12 b - 1、 電 流分配部 12 b - 2、 可変電流増幅部 13 b、 電圧ノ電流変換部 14 b - 1、 出 力段電流加算部 14 b— 2から構成される。 また、 これらの構成要素は、 図 4で 示した各構成要素に対応する。'すなわち、 積分処理部 1 1 bは積分処理部 1 1に 対応し、 入力段電流加算部 12 b— 1と電流分配部 12 b— 2は、 入力段加算部 12に対応し、 可変電流増幅部 13 bは可変増幅部 13に対応し、 電圧ノ電流変 換部 14 b— 1と出力段電流加算部 14 b— 2は、 出力段加算部 14に対応する。 なお、 積分処理部 1 l bは、 伝達コンダクタンス （conductance) 増幅器 G 1 及びキャパシ夕 C 1、 C 2、 電流源 I S 1を含む。 また、 電圧 Z電流変換部 14 b— 1は、 実際は、 伝達コンダクタンス増幅器 G1と同じ素子であり、 さらに、 入力段電流加算部 12 b— 1及び出力段電流加算部 14 b— 2は、 単なるライン の結線部である。
最初に各回路素子の接続関係について記す。 入力電流信号 （+ 1 I N) の入力 端子と、 伝達コンダクタンス増幅器 G1の電流出力端子 （一） とは、 電流分配部 12 b_2の入力端子 （+ ) に接続し、 入力電流信号 （一 I I N) の入力端子と、 伝達コンダクタンス増幅器 G1の出力端子 （+ ) とは、 電流分配部 12 b— 2の 入力端子 （一） と接続する。
電流分配部 12 b— 2の出力端子 a ( + ) は、 可変電流増幅部 13 bの入力端 子 （+ ) と接続し、 電流分配部 12 b— 2の出力端子 b ( + ) は、 伝達コンダク 夕ンス増幅器 G1の電圧入力端子 （+ ) と、 キャパシ夕 C 1の一方と、 電圧ノ電 流変換部 14 b— 1の入力端子 （+ ) と接続する。 また、 キャパシ夕 C 1の他方 は GNDと接続する。
電流分配部 12 b— 2の出力端子 c (一） は、 可変電流増幅部 13 bの入力端 子 （一） と接続し、 電流分配部 12 b— 2の出力端子 d (-) は、 伝達コンダク 夕ンス増幅器 G 1の電圧入力端子 （―） と、 キャパシ夕 C 2の一方と、 電圧 Z電 流変換部 14 b_ 1の入力端子 （一） と接続する。 また、 キャパシ夕 C 2の他方 は GNDと接続する。
電流源 I S 1は、 伝達コンダクタンス増幅器 G 1と GNDに接続し、 また、 制 御信号 CNTの入力端子と接続する。 電流源 I S 2は、 電圧 電流変換部 14b 一 1と GNDに接続し、 また、 制御信号 CNTの入力端子と接続する。 電圧 電流変換部 1 4 b— 1の電流出力端子 （+ ) は、 可変電流増幅部 1 3 b の出力端子 （+ ) と、 出力電流信号 （+ I O U T) の出力端子と接続し、 電圧 電流変換部 1 4 b— 1の電流出力端子 （一） は、 可変電流増幅部 1 3 bの出力端 子 （一） と， 出力電流信号 （一 I O U T) の出力端子と接続する。
次に信号の流れについて説明する。 入力電流信号 （+ I I N、 - I I N) は、 入力段電流加算部 1 2 b— 1によって、 積分処理部 1 1 bからフィードバックさ れた積分電流信号と加算され、 加算電流信号が生成される。 なお、 扱う信号が電 流なので、 入力段電流加算部 1 2 b— 1としては、 単にラインをつなげるだけで よい。
加算電流信号は、 電流分配部 1 2 b— 2内で、 プラスとマイナスそれぞれコピ —されて、 4方向に分配されて出力される。 電流分配部 1 2 b — 2の出力端子 a ( + ) 、 c (一） から分配出力された加算電流信号は、 H P F特性を持ち、 可変 電流増幅部 1 3 bの入力端子 （+ ) 、 （一） に入力する。 また、 電流分配部 1 2 b— 2の他方の出力端子 b ( + ) 、 d (一） から分配出力された加算電流信号は、 積分処理部 1 1 bに入力する。
ここで、 伝達コンダクタンス増幅器 G 1の電圧入力端子 （+ ) 、 ( -) にはキ ャパシ夕 C l、 C 2が接続されている。 積分処理部 1 1 bに入力した加算電流信 号は、 キャパシ夕 C l、 C 2に流れることで電圧が発生し、 この発生した電圧が、 加算電圧信号として伝達コンダク夕ンス増幅器 G 1へ入力することになる。 そし て、 積分処理部 1 1 b内の伝達コンダクタンス増幅器 G 1に入力した加算電圧信 号は、 伝達コンダクタンス増幅器 G 1により積分電流信号に変換され、 フィード バックされる。
一方、 キャパシ夕 C l、 C 2によって発生した加算電圧信号は、 電圧 Z電流変 換部 1 4 b _ lへ入力し、 電圧 電流変換部 1 4 b— 1は、 この加算電圧信号を L P F特性を持つ積分電流信号 （伝達コンダクタンス増幅器 G 1が生成した積分 電流信号と同じものである） に変換して出力する。
なお、 ここでは、 扱う信号が電流なので、 伝達コンダクタンス増幅器 G 1の出 カラインをそのまま可変電流増幅部 1 3 bへ向けて分岐することはできない。 し たがって、 伝達コンダクタンス増幅器 （=電圧 電流変換部 1 4 b— 1 ) をさら に設けて、 キャパシ夕 C I、 C 2によって発生した加算電圧信号から、 積分電流 信号を再生成している。
可変電流増幅部 1 3 bへ向かった加算電流信号は、 可変電流増幅部 1 3 bによ り増幅される。 そして、 可変電流増幅部 1 3 bで増幅された後の出力電流と、 電 圧/電流変換部 1 4 b— 1から出力された積分電流信号とは、 出力段電流カロ算部 1 4 b— 2によって加算され （扱う信号が電流なので、 出力段電流加算部 1 4 b — 2では、 単にラインをつなげるだけである） 、 出力電流信号 （+ I〇U T、 -
1 O U T) となる。 なお、 電流源 I S 1、 I S 2に制御信号 C N Tを外部から与 えて、 遮断周波数を変化させる。
次に低域強調型の利得等化装置 2 0の他の実施の形態について説明する。 図 1 7は利得等化装置の回路構成を示す図である。 利得等化装置 2 O bは、 入力、 出 力共に電流信号を扱って低域強調型の利得等化を行う装置である。
利得等化装置 2 0 bは、 積分処理部 2 1 b、 入力段電流加算部 2 2 b - 1、 電 流分配部 2 2 b - 2、 可変電流増幅部 2 3 b、 電圧 電流変換部 2 4 b - 1、 出 力段電流加算部 2 4 b— 2から構成される。 また、 これらの構成要素は、 図 8で 示した各構成要素に対応する。 すなわち、 積分処理部 2 1 bは積分処理部 2 1に 対応し、 入力段電流加算部 2 2 b— 1と電流分配部 2 2 b— 2は、 入力段加算部
2 2に対応し、 可変電流増幅部 2 3 bは可変増幅部 2 3に対応し、 電圧/電流変 換部 2 4 b— 1と出力段電流加算部 2 4 b— 2は、 出力段加算部 2 4に対応する。 なお、 利得等化装置 2 0 bの構成は、 図 1 6で上述した利得等化装置 1 0 の 可変電流増幅部 1 3 bを電圧 Z電流変換部 1 4 b— 1の出力段へ移動したもので ある。 したがって、 構成素子の接続関係の異なる箇所について記すと、 電流分配 部 2 2 b _ 2の出力端子 a ( + ) 、 c ( -) はそれぞれ、 可変電流増幅部 2 3 b の出力端子 （+ ) 、 (- ) と、 出力電流信号 （+ I O U T、 - I O U T) の出力 端子と接続する。 また、 電圧ノ電流変換部 2 4 b— 1の電流出力端子 （+ ) 、 (―) はそれぞれ、 可変電流増幅部 2 3 bの入力端子 （+ ) 、 （一） と接続する。 次に信号の流れについて説明する。 入力電流信号 （+ I I N、 一 I I N) は、 入力段電流加算部 2 2 b— 1によって、 積分処理部 2 1 bからフィードバックさ れた積分電流信号と加算され、 加算電流信号が生成される。 加算電流信号は、 電流分配部 22 b— 2内で、 プラスとマイナスそれぞれコピ 一されて、 4方向に分配されて出力される。 電流分配部 22 b— 2の出力端子 a (+ ) 、 c (一） から分配出力された加算電流信号は、 HP F特性を持ち、 出力 段電流加算部 24 b— 2へ向かう。 また、 電流分配部 22 b_ 2の出力端子 b (十） 、 d (—） から分配出力された加算電流信号は、 積分処理部 2 l bに入力 する。
ここで、 伝達コンダクタンス増幅器 G 1の入力端子にはキャパシ夕 C 1、 C 2 が接続されているので、 加算電流信号は、 キャパシ夕 C l、 C 2によって、 加算 電圧信号として伝達コンダクタンス増幅器 G 1へ入力することになる。 そして、 積分処理部 21 b内の伝達コンダク夕ンス増幅器 G 1に入力した加算電圧信号は、 伝達コンダクタンス増幅器 G 1により積分電流信号に変換され、 フィードバック される。
一方、 キャパシタ C l、 C 2によって発生した加算電圧信号は、 電圧ノ電流変 換部 24b— 1へ入力し、 電圧 電流変換部 24b— 1は、 この加算電圧信号を LPF特性を持つ積分電流信号 （伝達コンダクタンス増幅器 G1が生成した積分 電流信号と同じもの） に変換して出力する。
電圧ノ電流変換部 24 b- 1から出力された積分電流信号は、 可変電流増幅部 23 bにより増幅される。 そして、 可変電流増幅部 23 bで増幅された後の出力 電流と、 電流分配部 22 b— 2で分配された加算電流信号とは、 出力段電流加算 部 24 b— 2によって加算され、 出力電流信号 （+ I OUT、 - I OUT) とな る。 なお、 電流源 I S 1、 I S 2に制御信号 C NTを外部から与えて、 遮断周波 数を変化させる。
次に本発明の伝達コンダクタンス増幅器 G1について説明する。 図 18は伝達 コンダクタンス増幅器 G 1の回路構成を示す図である。 伝達コンダクタンス増幅 器 G 1は、 第 1の差動増幅部 G aと第 2の差動増幅部 G bを並列に接続した構成 をとる。 まず、 各素子の接続関係について記す。
入力電圧 （+ v i ) 端子の一方と入力電圧 （一 V i ) 端子の一方とは GNDに 接続し、 入力電圧 （+v i) 端子の他方は、 トランジスタ m · Q 1のベースとト ランジス夕 Q 1のベースに接続する。 入力電圧 （― V i) 端子の他方は、 トラン ジス夕 Q 2のベースとトランジスタ m · Q 2のベースに接続する。
電圧 Vは、 電流源 I 1の一端及び電流源 I 2の一端と接続する。 電流源 I 1の 他端は、 出力電流 （一） 端子と、 トランジスタ m · Q 1のコレクタとトランジス 夕 Q 1のコレクタと接続する。 電流源 I 2の他端は、 出力電流 （+ ) 端子と、 ト ランジス夕 Q 2のコレクタとトランジスタ m · Q 2のコレクタと接続する。
トランジスタ m · Q 1のェミツ夕は、 トランジスタ Q 2のェミッタと、 電流源 I 3の一端と接続し、 電流源 I 3の他端は GNDと接続する。 トランジスタ Q 1 のェミツ夕は、 トランジスタ m · Q 2のェミッタと、 電流源 I 4の一端と接続し、 電流源 I 4の他端は GNDと接続する。
なお、 伝達コンダクタンス増幅器 G 1の電圧入力端子は、 入力電圧 （+ ) 端子 及び入力電圧 （一） 端子であり、 電流出力端子は、 出力電流 （+ ) 端子及び出力 電流 （一） 端子である （キャパシ夕 C 1が接続する位置は図の p 1であり、 キヤ パシ夕 C 2が接続する位置は図の p 2である） 。
また、 電流源 I 3、 I 4から電流 I EEが流れるとすると、 電流源 I 1、 1 2 からは電流 I cc (=aF · I EE) が流れる （ひ ^まベース接地電流増幅率であつ て、 ェミッタに対するコレクタの電流の比率であり、 ほぼ 1に近い） 。 さらに、 出力電流 （+ ) 端子から出力電流 （一） 端子の方向へ電流 I。が流れるならば、 トランジスタ Q 2、 m · Q 2のコレクタに流れる電流 I C 2は I cc— i。となり、 トランジスタ m · Q 1、 Q 1のコレク夕に流れる電流 I C 1は I cc+ i。となる。 なお、 電流源 I 3、 I 4は、 電流源 I Sに該当し、 制御信号 CNTによって、 電 流 I EEを変えることで、 伝達コンダクタンスが変化する。
一方、 本発明の伝達コンダクタンス増幅器 G 1では、 対称となるトランジスタ のサイズ （ェミツ夕サイズ） をそれぞれ変えてある。 すなわち、 トランジスタ m， Q 1はトランジスタ Q 2の m倍のサイズを有し、 トランジスタ m · Q2はト ランジス夕 Q 1の m倍のサイズを有している。 なお、 トランジスタ m ' Q l、 Q 2の組と、 トランジスタ Q l、 m ' Q2の組とは、 互いに入力 v iの極性を反転 すれば全く等しいものであることがわかる。
ここで、 サイズ （サイズ比） について説明する。 サイズとは、 トランジスタの エミッ夕領域の面積 （比） またはチャネル （半導体内の電子が流れる通路） に対 して、 チャネル幅 （W) とチャネル長 （L ) の比率 （WZ L ) のことである。 こ の WZ Lの違いがトランジスタの O N抵抗 （内部抵抗） の違いになる。 WZLが 小さいものほど〇 N抵抗は大きくなり、 トランジスタスィッチングの動作速度が 遅くなる。
次に本発明の伝達コンダクタンス増幅器 G 1の特徴について説明する。 伝達コ ンダクタンス増幅器 G 1は、 上述のように、 それぞれの差動増幅部内で対称とな るトランジスタのサイズをそれぞれ変えて、 2つの不平衡差動対 （第 1の差動増 幅部 G a及び第 2の差動増幅部 G b ) をカップリングした構成になっている。 ここで、 もし、 このような構成とせずに、 サイズが同じであるトランジスタの ェミッタ同士を結合して、 単純に 1つの差動増幅器で伝達コンダクタンス増幅器 を構成してしまうと、 入力のダイナミックレンジが小さいものとなってしまい、 微小な信号しか扱えなくなる。 すなわち、 このような差動増幅器では、 入力電位 差に対する出力電流特性 （伝達コンダクタンス Gm) のリニア領域が非常に狭い ので、 入力のわずかな変動に対しても、 出力が歪んでしまうことになり、 品質の 低下を引き起こしてしまう。
したがって、 本発明の伝達コンダクタンス増幅器 G 1では、 入力電位差に対す る出力電流特性のリニァ領域を広げる工夫を行って、 入力ダイナミックレンジを 大きくして、 品質及び柔軟性を高めた構成としている。
以下、 リニア領域を広げる際の設計方針について図 1 9〜図 2 1を用いて説明 する。 図 1 9、 図 2 0は差動増幅器を示す図である。 図 1 9の差動増幅器 G a l は伝達コンダク夕ンス増幅器 G 1内の第 1の差動増幅部 G aを独立に構成したも のであり、 図 2 0の差動増幅器 G b 1は伝達コンダクタンス増幅器 G 1内の第 2 の差動増幅部 G bを独立に構成したものである。 また、 図 2 1は出力電流特性の リニア領域の拡大化を説明するための図である。
一般に、 差動増幅器の入力電位差に対する出力電流特性 （g m) は、 中心 (入 力電位差がゼロ）に対して、 線対称のいわゆる単峰性の Curve を有している。 こ のため、 単峰特性の山の頂上 （ピーク） 付近を極力平坦 （Flat) にしたい場合に は、 中心のずれた 2つの等しい単峰特性を足し合わせることでリニア領域を拡大 化できる。 このようなことを行うためには、 図 19の差動増幅器 G a 1に対し、 トランジ ス夕 m · Q 1はトランジスタ Q 2の m倍のサイズを持つようにして、 差動対を不 平衡状態にすれば （対称である入力に対して出力を非対称にすると） 、 この差動 増幅器 G a 1の出力電流特性にマイナスのオフセット （_Δ) を持たせることが でき、 ピーク位置を中心から左方へシフ卜してやることができる。
同様に、 図 20の差動増幅器 Gb 1に対し、 トランジスタ m · Q2はトランジ スタ Q 1の m倍のサイズを持つようにして、 差動対を不平衡状態にし、 この差動 増幅器 Gb 1の出力電流特性にプラスのオフセット （+Δ) を持たせて、 ピーク 位置を中心から右方へシフトしてやる。 そして、 両者を足し合わせることで （線 形加算） 、 ピーク近傍を平坦化でき、 リニア領域を広げることが可能になる。 次に上記のことを具体的に解析した数式結果について説明する。 まず不平衡差 動対 Ga l (m · Q 1≥Q2 ) について解析する。 各トランジスタの VBEは式 (7 a) 、 （7 b) のようになる。 ただし、 VTはサーマルボルテージ、 I sは 逆方向飽和電流である。
Id
VBEI = V In
m■ Is ― (7 a)
-C2
vBE2 = v In ― (7 b)
Is のとき、 出力電流 i。は式 （8) のように計算される。
Figure imgf000020_0001
(8) 一方、 伝達コンダクタンスは、 出力電流を入力電圧で微分したものである。 不 平衡差動対 G a 1における伝達コンダクタンス gmAは式 （9) で求まる。 gmA =
Figure imgf000021_0001
(9) 同様にして、 不平衡差動対 Gb l (m · Q2≥Q 1) について、 伝達コンダク 夕ンス gmBを計算すると、 式 （10) のようになる。
Figure imgf000021_0002
… (10) そして、 伝達コンダクタンス増幅器 G 1の伝達コンダクタンス gmは、 上記で 求めた gmAと gmBとを足し合わせることにより得られる。 これを式 （1 1) に示す。
Figure imgf000021_0003
… (1 1) 図 22は出力電流特性を示す図である。 図は式 （1 1) の出力電流特性をプロ ッ卜したものであり， サイズ比 mを 1、 2、 4、 8と大きくした場合の、 各々の 出力電流特性を示している。 縦軸は出力電流特性、 横軸は入力差電圧である。 差動増幅 の対称となるトランジスタのサイズを同じにした際は （m= l) 、 それぞれの入力に同じ電圧を与えれば、 各トランジスタに等しい電流が流れる。 この場合、 入力差電圧がゼロのときに最も電流が流れて、 出力電流特性は最も高 いピークを持つ。
また、 mが小さい場合 （m=2) は、 まだ単峰性の Curve を維持しているが、 m が大きくなる （m=8) にしたがい、 次第に双峰性 Curve に移行する。 そし て mが 4の時には、 出力電流特性は良好な平坦性を得ている。
以上説明したように、 本発明の積分処理部では、 抵抗 Rの替わりに、 伝達コン ダク夕ンス G 1を用いている。 これは能動素子であるトランジスタで構成してい るために、 外部制御 （制御信号 CNT) によって、 電流 （または電圧） で伝達コ ンダク夕ンスの値を変えることができ、 遮断周波数を電子的に可変することが可 能になる （なお、 電子的に可変するとは、 電流や電圧を変えるということである。 従来技術では積分処理を受動素子で構成しているため、 遮断周波数を変える場合、 抵抗やキャパシ夕といった素子自体を変更する必要があった） 。 これにより、 周 波数軸上での特性ばらつきや、 使用周波数領域の異なる様々なシステムに対して 柔軟に対応することが可能になる。
次に本発明の利得等化装置の具体的な回路設定例について説明する。 まず、 高 域強調型の利得等化装置 10の回路設定例について説明する。 所望する低域に対 する高域電圧 （電流） 利得を 1 2 (dB) 、 遮断周波数 f 。を 1 (GHz) に設 定するものとする。
角周波数 ω。 = 2π · f 。であるから、 すなわち 2 πΧ 10Λ9 (rad/sec) 。 ω0は GmZCで与えられるため、 C= l (p F) の場合、 Gm二 6. 28 (m s) (= 1/1 59 (Ω) ) となる。 可変増幅部の設定利得 Kは、 そのまま低域 と高域との所望 Level差である 12 (dB) (=4倍） である。
振幅特性は、 式 （3) の伝達関数におけるラプラス演算子 Sを j ωに置き換え ることにより、 以下のように求まる。
Figure imgf000022_0001
これに上述の諸条件を代入すれば、 利得-周波数特性に関する次式が得られる < TEo f) - (1 3)
Figure imgf000023_0001
図 23は利得等化装置 10の周波数特性の計算結果を示す図である。 縦軸は利 得 （dB) 、 横軸は周波数 （Hz) であり、 利得等化装置 10 (EQL 1) に対 して、 上述のような計算を行った結果をプロッ卜したものである。
次に低域強調型の利得等化装置 20の回路設定例について説明する。 所望する 高域に対する低域電圧 （電流） 利得を 12 (dB) 、 遮断周波数 f 。を 1 (GH z) に設定するものとする。
角周波数 ω。=2 π · f 。であるから、 すなわち 2 πΧ 10Λ9 (rad/sec) 。 ω。は GmZCで与えられるため、 C= l (p F) の場合、 Gm= 6. 28 (m S) (=1 159 (Ω) ) となる。 可変増幅部の設定利得 Κは、 そのまま低域 と高域との所望 Level差である 12 (dB) (=4倍） である。
振幅特性は、 式 （5) の伝達関数におけるラプラス演算子 Sを に置き換え ることにより、 以下のように求まる。
Gm
Κ2 + ω
A ·ά)ο + j ·ω C
Tnonic ) = (14)
1 - ω--ωο Gm
+ ω
C れに上述の諸条件を代入すれば、 利得-周波数特性に関する次式が得られる ( ) (1 5)
Figure imgf000023_0002
図 24は利得等化装置 20の周波数特性の計算結果を示す図である。 縦軸は利 得 （dB) 、 横軸は周波数 （Hz) であり、 利得等化装置 20 (EQL 2) に対 して、 上述のような計算を行った結果をプロッ卜したものである。
次に中域強調型の利得等化装置 30の回路設定例について説明する。 中域に対 する低域側の電圧 （電流） 減衰量 K1を 20 (dB) (= 10倍） 、 同じく中域 に対する高域側の減衰量 K2を 12 (dB) (=4倍） とする。 また低域侗』遮断 周波数 を 500 (MHz) 、 高域側遮断周波数 f 2を 5 (GHz) に設定す るものとする。
各々の角周波数は 0^ = 2 π · f 及び ω2=2 π · f 2である。 は GmlZ C l ω2は Gm2/C 2で与えられるため、 C 1=C 2 = C= 1 (p F) の場 合、 Gml = 3. 14 (mS) (= 1/318 (Ω) ) Gm2 = 31. 4 (m S) (= 1/31. 8 (Ω) ) となる。
伝達関数は、 式 （3) と式 （5) との積の形で与えられ、 次式となる。
Figure imgf000024_0001
( 1 6) これより利得-周波数特性は、 ラプラス演算子 Sを j ωに、 さらに ω=2 ττ ί と置き換えることにより、 以下のように求まる。
Figure imgf000024_0002
（17) 図 25は利得等化装置 30の周波数特性の計算結果を示す図である。 縦軸は利 得 （dB) 、 横軸は周波数 （Hz) であり、 利得等化装置 30 (EQL 3) に対 して、 上述のような計算を行った結果をプロットしたものである。
次に中域阻止型の利得等化装置 40の回路設定例について説明する。 中域に対 する低域側の電圧 （電流） 利得 K1を 6 (dB) (=2倍） 、 同じく中域に対す る高域側の利得 K2を 12 (dB) (=4倍） とする。 また、 低域側遮断周波数 を 5 (MHz) 、 高域側遮断周波数 f 2を 5 (GHz) に設定するものとす る。
各々の角周波数は 0^ = 2 π · 及び ω2=2 ττ · f 2である。 ω!は Gmi/ C l ω。は Gm2/C 2で与えられるため、 C 1 =C 2 C= l (p F) の場 合、 Gml = 31. 4 (fi S) (= 1/31. 8 (kQ) ) Gm2 31. 4 (mS) (= 1/31. 8 (Ω) ) となる。
伝達関数は、 以下のようになる。
Figure imgf000025_0001
··· (18) これにより利得-周波数特性は、 ラプラス演算子 Sを j ωに、 さらに ω=2 π f と置き換えることにより、 以下のように求まる。
Figure imgf000025_0002
（19) 図 26は利得等化装置 40の周波数特性の計算結果を示す図である。 縦軸は利 得 （dB) 、 横軸は周波数 （Hz) であり、 利得等化装置 40 (EQL4) に対 して、 上述のような計算を行った結果をプロッ卜したものである。
次に本発明の利得等化装置を光受信装置に適用した場合について説明する。 図 27は光受信装置の構成を示す図である。 光受信装置 50は、 光受信部 51、 利 得等化部 10 a (図 14で示した電圧モードで動作する利得等化装置 10 a) 増幅部 52から構成される （Front-End部分の構成である） 。 また、 光受信部 51は、 受光素子 （PD：フォトダイオード） 51 aと増幅部 51 bから構成さ れる。
PD51 aは、 伝送されてきた光信号を電気信号 （電流） に変換する。 増幅部 51 bは、 電流を電圧に変換して増幅し、 利得等化部 10 aへ入力する。 利得等 化部 10 aは、 高域における歪みを補償し波形を改善する。 増幅部 52は、 利得 等化部 10 aで処理された信号を所定のレベルまで増幅して出力する。
このような構成により、 光伝送路によって劣化した波形を改善することができ る。 なお、 図中の利得等化部には、 上述した低域強調ノ中域強調/中域阻止型の 電圧モードで動作する利得等化装置を用いてもよい。 図 2 8は光受信装置の構成を示す図である。 光受信装置 6 0は、 光受信 |56 1 ( P D 6 1 ) 、 利得等化部 1 0 b (図 1 6で示した電流モードで動作する J得等 化装置 1 0 b ) 、 抵抗 R l、 増幅部 6 2から構成される （Front-End部分の構 成である） 。
P D 6 1は、 伝送されてきた光信号を電気信号 （電流） に変換し、 利得等化部 1 0 bに入力する。 利得等化部 1 0 bは、 高域における歪みを補償し波形を改善 する。 抵抗 R 1は電流を電圧に変換し、 増幅部 6 2は、 利得等化部 1 0 bで処理 された信号を所定のレベルまで増幅して出力する。
このような構成により、 光伝送路によって劣化した波形を改善すること^^でき る。 なお、 図中の利得等化部には、 上述した低域強調/中域強調 中域阻止型の 電流モードで動作する利得等化装置を用いてもよい。
以上説明したように、 本発明によれば、 信号速度や伝送距離の違い等によって 異なる信号歪みに対して、 電子的な制御により遮断周波数を最適な値に調整し、 かつ等化スロープ特性 （利得） は 1個の可変増幅部のみから与えられるので、 容 易に任意の値に可変することができるため、 柔軟な特性補償を行うことが可能に なる。 また、 これらの等化パラメータ （遮断周波数、 等化スロープ特性） を電子 的に可変できるという利点は、 異なるシステムに対して、 対応するハードウェア の種類を減らすことができるため、 試験調整手番ゃ部品在庫数を減らすことがで き、 コストの削減化につながる。
なお、 上記では本発明の利得等化装置を光受信装置に適用した例を示したが、 本発明は光伝送の分野だけでなく、 その他のデ一夕伝送におけるアナログ信号処 理部に対して幅広く適用することが可能である。
以上説明したように、 本発明の利得等化装置は、 高域強調型の利得等化を行う 場合では、 入力信号と、 遮断周波数を可変に設定する積分処理部で負帰還した低 域通過特性となる積分信号とを加算して、 高域通過特性となる加算信号を生成し、 加算信号を可変増幅して、 利得を可変設定し、 可変増幅部の出力と積分信号とを 加算して、 出力信号を生成する構成とした。 これにより、 低域通過特性及び高域 通過特性を同時に実現し、 かつ等化パラメ一夕を可変に設定することができ、 高 域での帯域劣化を補償することが可能になる。 上記については単に本発明の原理を示すものである。 さらに、 多数の変 、 変 更が当業者にとって可能であり、 本発明は上記に示し、 説明した正確な構成およ び応用例に限定されるものではなく、 対応するすべての変形例および均等物は、 添付の請求項およびその均等物による本発明の範囲とみなされる。

Claims

請 求 の 範 囲
1 . 高域強調型の利得等化を行う利得等化装置において、
遮断周波数を可変に設定し、 加算信号の積分処理を行って、 低域通過特 とな る積分信号を出力する積分処理部と、
入力信号と、 負帰還した前記積分信号とを加算して、 高域通過特性となる前記 加算信号を生成する入力段加算部と、
前記加算信号を可変増幅して、 利得を可変設定する可変増幅部と、
前記可変増幅部の出力と前記積分信号とを加算して、 出力信号を生成する出力 段加算部と、
を有することを特徴とする利得等化装置。
2 . 低域強調型の利得等化を行う利得等化装置において、
遮断周波数を可変に設定し、 加算信号の積分処理を行って、 低域通過特性とな る積分信号を出力する積分処理部と、
入力信号と、 負帰還した前記積分信号とを加算して、 高域通過特性となる前記 加算信号を生成する入力段加算部と、
前記積分信号を可変増幅して、 利得を可変設定する可変増幅部と、
前記可変増幅部の出力と前記加算信号とを加算して、 出力信号を生成する出力 段加算部と、
を有することを特徴とする利得等化装置。
3 . 中域強調型の利得等化を行う利得等化装置において、
遮断周波数を可変に設定し、 第 1の加算信号の積分処理を行って、 低域通過特 性となる第 1の積分信号を出力する第 1の積分処理部と、 入力信号と、 負帰還し た前記第 1の積分信号とを加算して、 高域通過特性となる前記第 1の加算信号を 生成する第 1の入力段加算部と、 前記第 1の加算信号を可変増幅して、 利得を可 変設定する第 1の可変増幅部と、 前記第 1の可変増幅部の出力と前記第 1の積分 信号とを加算して、 処理信号を生成する第 1の出力段加算部と、 から構成される 第 1の利得等化部と、
遮断周波数を可変に設定し、 第 2の加算信号の積分処理を行って、 低域通過特 性となる第 2の積分信号を出力する第 2の積分処理部と、 前記処理信号と、 負帰 還した前記第 2の積分信号とを加算して、 高域通過特性となる前記第 2の ロ算信 号を生成する第 2の入力段加算部と、 前記第 2の積分信号を可変増幅して、 利得 を可変設定する第 2の可変増幅部と、 前記第 2の可変増幅部の出力と前記第 2の 加算信号とを加算して、 出力信号を生成する第 2の出力段加算部と、 から構成さ れる第 2の利得等化部と、
を有することを特徴とする利得等化装置。
4 . 中域阻止型の利得等化を行う利得等化装置において、
遮断周波数を可変に設定し、 第 1の加算信号の積分処理を行って、 低域通過特 性となる第 1の積分信号を出力する第 1の積分処理部と、 入力信号と、 負帰還し た前記第 1の積分信号とを加算して、 高域通過特性となる前記第 1の加算信号を 生成する第 1の入力段加算部と、 前記第 1の積分信号を可変増幅して、 利得を可 変設定する第 1の可変増幅部と、 前記第 1の可変増幅部の出力と前記第 1の加算 信号とを加算して、 処理信号を生成する第 1の出力段加算部と、 から構成される 第 1の利得等化部と、
遮断周波数を可変に設定し、 第 2の加算信号の積分処理を行って、 低域通過特 性となる第 2の積分信号を出力する第 2の積分処理部と、 前記処理信号と、 負帰 還した前記第 2の積分信号とを加算して、 高域通過特性となる前記第 2の加算信 号を生成する第 2の入力段加算部と、 前記第 2の加算信号を可変増幅して、 利得 を可変設定する第 2の可変増幅部と、 前記第 2の可変増幅部の出力と前記第 2の 積分信号とを加算して、 出力信号を生成する第 2の出力段加算部と、 から構成さ れる第 2の利得等化部と、
を有することを特徴とする利得等化装置。
5 . 高域強調型の利得等化を行う利得等化装置において、
遮断周波数を可変に設定し、 加算電圧信号の積分処理を行って、 低域通過特性 となる積分電圧信号を出力する積分処理部と、
入力電圧信号と、 負帰還した前記積分電圧信号とを加算して、 高域通過特性と なる前記加算電圧信号を生成する入力段電圧加算部と、
前記加算電圧信号を可変増幅して、 利得を可変設定する可変電圧増幅部と、 前記可変電圧増幅部の出力電圧と前記積分電圧信号とを加算して、 出力電圧信 号を生成する出力段電圧加算部と、
を有することを特徴とする利得等化装置。
6 . 前記積分処理部は、 電圧 Z電流変換を行う伝達コンダクタンス増幅器と、 前記伝達コンダクタンス増幅器の出力端子に接続されたキャパシ夕と、 から構成 し、 伝達コンダクタンスを外部制御により可変することで、 遮断周波数を電子的 に可変設定することを特徴とする請求の範囲第 5項記載の利得等化装置。
7 . 前記伝達コンダク夕ンス増幅器は、 第 1の差動増幅部及び第 2の差動増幅 部で構成し、 第 1の差動増幅部の対となるトランジスタのサイズを互いに変えて、 出力電流特性にマイナスのオフセットを持たせてピーク位置を左方にシフトさせ、 かつ第 2の差動増幅部の対となるトランジスタのサイズを互いに変えて、 出力電 流特性にプラスのオフセットを持たせてピーク位置を右方にシフトさせて、 オフ セットを持たせた 2つの出力電流特性を結合し、 ピーク近傍の出力電流特性を平 坦化させることを特徴とする請求の範囲第 6項記載の利得等化装置。
8 . 低域強調型の利得等化を行う利得等化装置において、
遮断周波数を可変に設定し、 加算電圧信号の積分処理を行って、 低域通過特性 となる積分電圧信号を出力する積分処理部と、
入力電圧信号と、 負帰還した前記積分電圧信号とを加算して、 高域通過特性と なる前記加算電圧信号を生成する入力段電圧加算部と、
前記積分電圧信号を可変増幅して、 利得を可変設定する可変電圧増幅部と、 前記可変電圧増幅部の出力電圧と前記加算電圧信号とを加算して、 出力電圧信 号を生成する出力段電圧加算部と、
を有することを特徴とする利得等化装置。
9 . 前記積分処理部は、 電圧ノ電流変換を行う伝達コンダクタンス増幅器と、 前記伝達コンダクタンス増幅器の出力端子に接続されたキャパシタと、 から構成 し、 伝達コンダクタンスを外部制御により可変することで、 遮断周波数を電子的 に可変設定することを特徴とする請求の範囲第 8項記載の利得等化装置。
1 0 . 前記伝達コンダク夕ンス増幅器は、 第 1の差動増幅部及び第 2の差動増 幅部で構成し、 第 1の差動増幅部の対となるトランジスタのサイズを互いに変え て、 出力電流特性にマイナスのオフセットを持たせてピーク位置を左方にシフト させ、 かつ第 2の差動増幅部の対となるトランジスタのサイズを互いに変えて、 出力電流特性にプラスのオフセットを持たせてピーク位置を右方にシフトさせて、 オフセットを持たせた 2つの出力電流特性を結合し、 ピーク近傍の出力電流特性 を平坦化させることを特徴とする請求の範囲第 9項記載の利得等化装置。
1 1 . 高域強調型の利得等化を行う利得等化装置において、
遮断周波数を可変に設定し、 分配された加算電流信号を加算電圧信号に変換し て、 前記加算電圧信号の積分処理を行って、 積分電流信号及び積分電圧信号を出 力する積分処理部と、
入力電流信号と、 負帰還した前記積分電流信号とを加算して、 高域通過特性と なる前記加算電流信号を生成する入力段電流加算部と、
前記入力段電流加算部で生成された前記加算電流信号を分配する電流分配部と、 前記加算電圧信号から、 低域通過特性となる積分電流信号を再生成する電圧 Z 電流変換部と、
分配された前記加算電流信号を可変増幅して、 利得を可変設定する可変電流増 幅部と、
前記可変電流増幅部の出力電流と、 前記電圧 Z電流変換部から出力された前記 積分電流信号とを加算して、 出力電流信号を生成する出力段電流加算部と、 を有することを特徴とする利得等化装置。
1 2 . 前記積分処理部は、 電圧 電流変換を行う伝達コンダクタンス増幅器と、 前記伝達コンダクタンス増幅器の入力端子に接続されたキャパシ夕と、 から構成 し、 伝達コンダクタンスを外部制御により可変することで、 遮断周波数を電子的 に可変設定することを特徴とする請求の範囲第 1 1項記載の利得等化装置。
1 3 . 前記伝達コンダク夕ンス増幅器は、 第 1の差動増幅部及び第 2の差動増 幅部で構成し、 第 1の差動増幅部の対となるトランジスタのサイズを互いに変え て、 出力電流特性にマイナスのオフセットを持たせてピーク位置を左方にシフト させ、 かつ第 2の差動増幅部の対となるトランジスタのサイズを互いに変えて、 出力電流特性にプラスのオフセットを持たせてピーク位置を右方にシフトさせて、 オフセットを持たせた 2つの出力電流特性を結合し、 ピーク近傍の出力電流特性 を平坦化させることを特徴とする請求の範囲第 1 2項記載の利得等化装置。
1 4 . 低域強調型の利得等化を行う利得等化装置において、
遮断周波数を可変に設定し、 分配された加算電流信号を加算電圧信号に変換し て、 前記加算電圧信号の積分処理を行って、 積分電流信号及び積分電圧信号を出 力する積分処理部と、
入力電流信号と、 負帰還した前記積分電流信号とを加算して、 高域通過特性と なる前記加算電流信号を生成する入力段電流加算部と、
前記入力段電流加算部で生成された前記加算電流信号を分配する電流分配部と、 前記加算電圧信号から、 低域通過特性となる積分電流信号を再生成する電圧 電流変換部と、
前記電圧 電流変換部から出力された前記積分電流信号を可変増幅して、 利得 を可変設定する可変電流増幅部と、
前記可変電流増幅部の出力電流と、 分配された前記加算電流信号とを加算して、 出力電流信号を生成する出力段電流加算部と、
を有することを特徴とする利得等化装置。
1 5 . 前記積分処理部は、 電圧 電流変換を行う伝達コンダクタンス増幅器と、 前記伝達コンダクタンス増幅器の入力端子に接続されたキャパシ夕と、 から構成 し、 伝達コンダクタンスを外部制御により可変することで、 遮断周波数を電子的 に可変設定することを特徴とする請求の範囲第 1 4項記載の利得等化装置。
1 6 . 前記伝達コンダク夕ンス増幅器は、 第 1の差動増幅部及び第 2の差動増 幅部で構成し、 第 1の差動増幅部の対となるトランジスタのサイズを互いに変え て、 出力電流特性にマイナスのオフセットを持たせてピーク位置を左方にシフト させ、 かつ第 2の差動増幅部の対となるトランジスタのサイズを互いに変えて、 出力電流特性にプラスのオフセットを持たせてピーク位置を右方にシフトさせて、 オフセットを持たせた 2つの出力電流特性を結合し、 ピーク近傍の出力電流特性 を平坦化させることを特徴とする請求の範囲第 1 5項記載の利得等化装置。
1 7 . 光信号を受信する光受信装置において、
入力した光信号を電流信号に変換し、 電流信号を入力電圧信号に変換する光受 信部と、 遮断周波数を可変に設定し、 加算電圧信号の積分処理を行って、 低域通過特性 となる積分電圧信号を出力する積分処理部と、 前記入力電圧信号と、 負帰還した 前記積分電圧信号とを加算して、 高域通過特性となる前記加算電圧信号を生成す る入力段電圧加算部と、 前記加算電圧信号を可変増幅して、 利得を可変設定する 可変電圧増幅部と、 前記可変電圧増幅部の出力電圧と前記積分電圧信号とを加算 して、 出力電圧信号を生成する出力段電圧加算部と、 から構成される高域強調型 の利得等化を行う利得等化部と、
を有することを特徴とする光受信装置。
1 8 . 光信号を受信する光受信装置において、
入力した光信号を電流信号に変換し、 電流信号を入力電圧信号に変換する光受 信部と、
遮断周波数を可変に設定し、 加算電圧信号の積分処理を行って、 低域通過特性 となる積分電圧信号を出力する積分処理部と、 前記入力電圧信号と、 負帰還した 前記積分電圧信号とを加算して、 高域通過特性となる前記加算電圧信号を生成す る入力段電圧加算部と、 前記積分電圧信号を可変増幅して、 利得を可変設定する 可変電圧増幅部と、 前記可変電圧増幅部の出力電圧と前記加算電圧信号とを加算 して、 出力電圧信号を生成する出力段電圧加算部と、 から構成される低域強調型 の利得等化を行う利得等化部と、
を有することを特徴とする光受信装置。
1 9 . 光信号を受信する光受信装置において、
入力した光信号を入力電流信号に変換する光受信部と、
遮断周波数を可変に設定し、 分配された加算電流信号を加算電圧信号に変換し て、 前記加算電圧信号の積分処理を行って、 積分電流信号及び積分電圧信号を出 力する積分処理部と、 前記入力電流信号と、 負帰還した前記積分電流信号とを加 算して、 高域通過特性となる前記加算電流信号を生成する入力段電流加算部と、 前記入力段電流加算部で生成された前記加算電流信号を分配する電流分配部と、 前記加算電圧信号から、 低域通過特性となる積分電流信号を再生成する電圧ノ電 流変換部と、 分配された前記加算電流信号を可変増幅して、 利得を可変設定する 可変電流増幅部と、 前記可変電流増幅部の出力電流と、 前記電圧 電流変換部か ら出力された前記積分電流信号とを加算して、 出力電流信号を生成する出力段電 流加算部と、 から構成される高域強調型の利得等化を行う利得等化部と、
を有することを特徴とする光受信装置。
2 0 . 光信号を受信する光受信装置において、
入力した光信号を入力電流信号に変換する光受信部と、
遮断周波数を可変に設定し、 分配された加算電流信号を加算電圧信号に変換し て、 前記加算電圧信号の積分処理を行って、 積分電流信号及び積分電圧信号を出 力する積分処理部と、 前記入力電流信号と、 負帰還した前記積分電流信号とを加 算して、 高域通過特性となる前記加算電流信号を生成する入力段電流加算部と、 前記入力段電流加算部で生成された前記加算電流信号を分配する電流分配部と、 前記加算電圧信号から、 低域通過特性となる積分電流信号を再生成する電圧 Z電 流変換部と、 前記電圧 電流変換部から出力された前記積分電流信号を可変増幅 して、 利得を可変設定する可変電流増幅部と、 前記可変電流増幅部の出力電流と、 分配された前記加算電流信号とを加算して、 出力電流信号を生成する出力段電流 加算部と、 から構成される低域強調型の利得等化を行う利得等化部と、
を有することを特徴とする光受信装置。
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