JPH11500563A - Ｓｒａｍメモリセル - Google Patents

Abstract

(57)【要約】 ３トランジスタ‐メモリセルは、完全にゲィプリートされた浮動しているチャネル領域を有する、ヒステリシスを呈するゲート電圧特性曲線を有する双安定電界効果トランジスタＢＩＭＯＳを含んでいる。そのゲートＧは、メモリセルへの書込みのために、第１のビット線ＢＬ１と、またその第２のチャネル端子Ｓは、メモリセルからの読出しのために、第２のビット線ＢＬ２と接続可能であり、その際に両ビット線ＢＬ１、ＢＬ２は同一であり得る。ビット線ＢＬ１、ＢＬ２と双安定トランジスタＢＩＭＯＳとの間の接続は、いずれも各１つのワート線ＷＬ１、ＷＬ２により制御される第１のトランジスタＴ１または第２のトランジスタＴ２を介して行われ得る。

Description

【発明の詳細な説明】 ＳＲＡＭメモリセル 本発明はＳＲＡＭメモリセルに関する。 フリップフロップが論理状態を表す電位値を記憶する役割をするランダムアク セスを有するスタティックメモリ（ＳＲＡＭ）のメモリセルは公知である。その 際にフリップフロップは４つの電界効果トランジスタから構成される。メモリセ ルはさらに、２つの選択トランジスタを有し、これらはメモリセルの読入れおよ び読出しの役割をし、そのゲートでＳＲＡＭのワード線と接続されており、また フリップフロップをビット線対と接続する。すなわち、全体としては、６‐トラ ンジスタ‐メモリセルである。４‐トランジスタ‐メモリセルが得られるように 、フリップフロップを２つの電界効果トランジスタおよび２つの抵抗により実現 することも公知である。 本発明の課題は、占有面積の小さいＳＲＡＭメモリセルを提供することである 。 この課題は請求項１によるＳＲＡＭメモリセルにより解決される。このメモリ セルでは、双安定電界効果トランジスタがフリップフロップの代わりに２つの論 理状態を記憶する役割をする。一方の論理状態は阻止された双安定トランジスタ に、また他方の論理状態は開かれた双安定トランジスタに相応する。 双安定電界効果トランジスタとはここでは、適当な正または負のしきい電圧を 与えることによってのみ阻止状態から高電流状態へ、またはその逆に、切換わる ように、ヒステリシス特性を呈する電流‐ゲート電圧‐特性曲線を有するトラン ジスタをいう。両しきい電圧の値の間のゲート電圧値は、状態の切換わりを生じ させない。こうして双安定トランジスタはたとえば、短時間のみそれぞれの（正 または負の）しきい電圧の大きさを超過する電圧パルスにより制御可能である。 図２は、双安定トランジスタの前記のヒステリシス特性を示し、その際にドレ イン‐ソース間電圧Ｕ_DSは、一定かつヒステリシス特性が開始する特定の最小値 であって、双安定トランジスタの作動中に下方超過されるべきではない最小値よ りも大きいと仮定される。横軸にはゲート‐ソース間電圧Ｕ_GSが、また縦軸には ドレイン電流Ｉの対数がとらわれている。正のしきい電圧はＵ_Eにより示されて いる。 N.Kistler,E.V.Ploeg,J.Woo およびJ.Plummer “Ｂｒｅａｋｄｏｗｎ Ｖｏｌ ｔａｇｅ ｏｆ Ｓｕｂｍｉｃｒｏｎ ＭＯＳＦＥＴｓ ｉｎ Ｆｕｌｌｙ Ｄ ｅｐｌｅｔｅｄ ＳＯＩ”、Microelectronic Manufacturing and Reliability 、第１８０２巻（１９９２）、第２０２頁以降から、本発明により双安定トラン ジスタとして使用され得る電界効果トランジスタが知られている。そこには完全 にディプリートされた（すなわち非導通状態でそのチャネル領域のなかに実際上 自由な電荷担体が存在していない）横方向ｎチャネル電界効果トランジスタが記 載されている。これはＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）技 術で構成されている。そのチャネル領域は浮動している、すなわち固定の電位と 接続されていない。 しばしば、その上に双安定トランジスタが配置されている基板は、基板電位と 接続されている。その場合、チャネル領域の浮動を達成するため、これが基板か ら絶縁されていることが必要である。前記の従来の技術では、このことはＳＯＩ 技術の応用により行われる。しかし双安定トランジスタは、前記の従来の技術と 異なり、そのチャネル領域が簡単な仕方で基板から絶縁されているように、垂直 に半導体基板の上に配置されることもできる。このような縦方向双安定トランジ スタは、たとえば分子線エピタキシーにより製造され得る。この仕方で数１０ナ ノメートルのチャネル長さが達成され得る。研究により、１００ｎｍよりも小さ い、たとえば８５ｎｍのチャネル長さが縦方向双安定トランジスタを製造するた めに特によく適していること確かめられた。 双安定トランジスタの製造のために重要なことは、そのチャネル領域が阻止状 熊でディプリートされていることである。高電流状態で、すなわち正のしきい電 圧を上方超過するゲート電圧が与えられている際に、トランジスタのブレークダ ウンが生じ、その際に衝突イオン化により電荷担体が解放される。１μｍよりも 大きいチャネル長さの際には、十分なディプレッションが、わずかにドーピング 物質により不純化されているチャネル領域の使用により達成可能である。より短 いチャネル長さは、より高いドーピング物質濃度を有するチャネル領域を許す。 ディプレッションは、特にドレイン‐ソース間電圧を与えられている際の阻止さ れているｐｎ接合の阻止層の拡幅により達成され得る。短いチャネル長さの際に は、低いドレイン‐ソース間電圧（たとえば＜３Ｖ）においても、高電流状態で のブレークダウンに対して必要な十分に高い電界の強さが生ずる。 前記のヒステリシス効果は下記のように作用する：双安定電界効果トランジス タのドレイン‐ソース間電圧が、使用されるテクノロジーおよびトランジスタの 寸法により決定されている前記の最小値の上側に位置していると、双安定電界効 果トランジスタは、同じく設定可能な正のしきい電圧の上側の値へのそのゲート ‐ソース間電圧の上昇により、阻止状態から導通または高電流状態に移行され得 る。 双安定電界効果トランジスタは、ゲート‐ソース間電圧が再び正のしきい電圧 の下側の値に下げられるときにも、ドレイン‐ソース間電圧の最小値が下方超過 されないかぎり、この高電流状態にとどまる。負のしきい電圧が下方超過される 十分に負のゲート‐ソース間電圧が与えられる際に初めて、トランジスタは再び 阻止する。（この説明はｎチャネル形式の双安定トランジスタに関する。しかし ｐチャネルトランジスタの際にも相応のことが当てはまる） 本発明によるメモリセルは下記の原理で作動し、その際に双安定電界効果トラ ンジスタのヒステリシス特性が利用される。第１の論理値、たとえば論理“１” を書込むためには、双安定トランジスタが第１のビット線により（ゲート‐ソー ス間電圧の正のしきい電圧が上方超過される）適当なゲート電位を与えられるこ とにより、その高電流状態に移行される。この状態は、ゲート‐ソース間電圧が 再び正のしきい電圧の下側の値をとるときにも、持続される。第２の論理値、た とえば論理“０”は、十分な負のゲート‐ソース間電圧を与えられること（およ び負のしきい電圧が下方超過されること）により、双安定トランジスタがその高 電流状態から阻止状態に移行されることによって書込まれる。双安定トランジス タは電圧パルスによっても制御可能である。 メモリセルの読出しは、第２のチャネル端子が第２のビット線と接続されるこ とによって行われる。これは双安定トランジスタの状態に相応して、第１の電位 の値もしくは第２の電位の値に充電される。 本発明によれば、４つのトランジスタまたは２つのトランジスタおよび２つの 抵抗を有する従来の技術におけるフリップフロップの代わりに、単一の双安定電 界効果トランジスタおよび抵抗のみが、記憶のために使用されるので、公知の解 決策にくらべて少なくとも１つのトランジスタおよび抵抗が節減され、それによ ってメモリセルの占有面積が縮小される。 メモリセルの書込みおよび読出しのために、それぞれ第１および第２の電界効 果トランジスタが設けられるならば、双安定電界効果トランジスタにより、公知 の６または４トランジスタ‐メモリセルの代わりに、３トランジスタ‐メモリセ ルが得られる。 第１のビット線が第２のビット線と合致していること、すなわちただ１つのビ ット線が存在していることは望ましい。このただビット線を介してメモリセルの 書込みも読出しも行われる。本発明によるメモリセルは、第１および第２のトラ ンジスタを制御するために２つのビット線および単一のワード線を有してもよい し、第１および第２のトランジスタを制御するためにただ１つの単一のビット線 およびそれぞれ１つのワード線を有してもよい。もちろん各２つのビット線およ び２つのワード線が存在していることも可能である。 双安定トランジスタのゲートが、第２の抵抗を介して、それがどの時点でも不 定の電位を有していないようにする第３の電位と接続可能であることは有利であ る。それによりメモリセルのよりわずかな誤り発生率が達成される。 以下、図面に示されている実施例により本発明を一層詳細に説明する。 図１は本発明によるメモリセルの実施例の回路図、 図２は図１に示されている双安定電界効果トランジスタのヒステリシスを有す る特性曲線である。 図１は、双安定電界効果トランジスタＢＩＭＯＳを示し、その第１のチャネル 端子Ｄは第１の電位ＶＣＣに対する端子と、また第２のチャネル端子Ｓは第１の 抵抗Ｒ１を介して第２の電位Ｍａｓｓｅ（接地）に対する端子と接続されている 。 本発明のこの実施例では、双安定電界効果トランジスタＢＩＭＯＳはｎチャネ ル形式である。第１の電位ＶＣＣは第２の電位Ｍａｓｓｅよりも大きいことが仮 定されている。たとえば両電位ＶＣＣ、Ｍａｓｓｅは、ＳＲＡＭメモリセルを構 成部分とする集積回路の供給電位であり得る。第２の電位Ｍａｓｓｅは、たとえ ば基準電位であり得る。仮定されているように第１の電位ＶＣＣは第２の電位Ｍ ａｓｓｅよりも大きいので、この実施例では双安定電界効果トランジスタＢＩＭ ＯＳの第１のチャネル端子Ｄはそのドレインであり、また第２のチャネル端子Ｓ はそのソースである。 メモリセルをｐチャネル形式の双安定電界効果トランジスタＢＩＭＯＳにより 構成することももちろん可能であり、その際には第１の電位ＶＣＣを第２の電位 Ｍａｓｓｅよりも小さく選ばなければならない。 図１中の双安定電界効果トランジスタＢＩＭＯＳのゲートは、この実施例では 、ｎチャネル形式である第１の電界効果トランジスタＴ１を介して、第１のビッ ト線ＢＬ１と接続されている。第１の電界効果トランジスタＴ１は、そのゲート と接続されている第１のワード線ＷＬ１を介して制御可能である。 双安定電界効果トランジスタＢＩＭＯＳの第２のチャネル端子Ｓは、第２の電 界効果トランジスタＴ２を介して、この実施例では第１のビット線ＢＬ１と同一 である第２のビット線ＢＬ２と接続可能である。第２の電界効果トランジスタＴ ２は、そのゲートと接続されている第２のワード線ＷＬ２を介して制御可能であ る。 第１および第２の電界効果トランジスタＴ１、Ｔ２はｐチャネル形式であって もよく、その際にはそれらの駆動のために両ワード線ＷＬ１、ＷＬ２の電位を相 応に変更しなければならない。 双安定電界効果トランジスタＢＩＭＯＳのゲートＧには、第１および第２の電 界効果トランジスタＴ１、Ｔ２が開かれている際に、第２の抵抗Ｒ２を介して、 この実施例では第２の電位Ｍａｓｓｅに等しい第３の電位Ｖ３が与えられている 。第２の抵抗Ｒ２を介して、ゲートＧがどの時点でも浮動しないように、すなわ ち決して不定の電位を有していないようにされている。第３の電位Ｖ３の値は、 第１および第２の電界効果トランジスタＴ１、Ｔ２が開かれている際に、双安定 電界効果トランジスタＢＩＭＯＳのゲート‐ソース間電圧Ｕ_GSがその正のしきい 電圧Ｕ_Eよりも大きくなく、かつ高電流状態から阻止状態への切換が行われる（ 図２を参照）負のしきい電圧Ｕ_xよりも小さくないように選ばれているべきであ ろ う。第２の抵杭Ｒ２は省略されてもよいが、その場合にはメモリセルは、浮動す るゲートＧに基づいて、誤作動をしやすい。 図１に示されているメモリセルは下記の仕方で作動する： １．）メモリセルへの書込み： 第２のチャネル端子Ｓにおける電位は、後でまた説明されるように、２つの値 をとる：すなわち、一方では第１の電位ＶＣＣから少なくとも高電流状熊を維持 するために必要なドレイン‐ソース間電圧Ｕ_DSの上記の最小値を差し引いた値、 他方では第２の電位Ｍａｓｓｅの値である。両値のいずれをとるかは、双安定ト ランジスタＢＩＭＯＳが阻止状熊にあるか高電流状態にあるかに関係する。その 際に双安定トランジスタＢＩＭＯＳの高電流状態は、たとえば記憶されている論 理“１”に相応し、また阻止状態は記憶されている論理“０”に相応する。 第２のワード線ＷＬ２を介して第２の電界効果トランジスタＴ２は阻止されて いる。図示されている実施例ではこのことは、第２のワード線ＷＬ２が、第１の 電位ＶＣＣに対して反転された電位、すなわち大きさは等しいが極性が逆である 電位を有することによって行われる。双安定電界効果トランジスタＢＩＭＯＳが 最初にその阻止状態にある（すなわちメモリセルのなかにたとえば論理“０”が 記憶されている）と仮定する。その場合、そのゲートＧにもその第２のチャネル 端子Ｓにも、第２の抵抗Ｒ２または第１の抵抗Ｒ１を介して第２の電位Ｍａｓｓ ｅが与えられている。 いま第１の電界効果トランジスタＴ１が、第１の電位ＶＣＣの値への第１のワ ード線ＷＬ１の充電により開かれると（高電流状態）、新しいメモリ値（たとえ ば論理“１”）がメモリセルのなかに書込まれ得る。そのために第１のトランジ スタＴ１が開く前に、（たとえば第１の電位ＶＣＣに等しくてよい）電位への第 １のビット線ＢＬ１の充電が行われ、この電位が双安定トランジスタＢＩＭＯＳ のゲートＧとの接続の形成の後にこれを充電し、従って双安定トランジスタＢＩ ＭＯＳの正のしきい電圧Ｕ_Eが上方超過される。 双安定電界効果トランジスタＢＩＭＯＳの特徴的な特性に基づいて、これは、 第１の電界効果トランジスタＴ１が再び閉じられ、また双安定電界効果トランジ スタＢＩＭＯＳのゲートＧに第２の抵抗Ｒ２を介して新たに第２の電位Ｍａｓｓ ｅが与えられているとしても、高電流状態、すなわち導通状態、にとどまる。重 要なのは、高電流状熊でドレイン‐ソース間電圧Ｕ_DSが決して前記の最小値以下 に低下しないことだけである。このことは双安定トランジスタＢＩＭＯＳおよび 第１の抵抗Ｒ１の相応のディメンジョニングにより達成され得る。 記憶された論理状態の新たな切換わりは、双安定電界効果トランジスタＢＩＭ ＯＳが再び阻止されるときにのみ可能である。このことは、第１のビット線ＢＬ １が、双安定電界効果トランジスタＢＩＭＯＳの負のヒステリシスしきい値Ｕ^X の下側に位置している負の電位にもたらされることによって行われる。次いで第 １の電界効果トランジスタＴ１が開かれると、双安定電界効果トランジスタＢＩ ＭＯＳのゲートＧの電位は、ほぼビット線ＢＬ上の電位に相当する。双安定電界 効果トランジスタＢＩＭＯＳは阻止し、また第１の抵抗Ｒ１を介して再び第２の 電位Ｍａｓｓｅが第２のチャネル端子Ｓに与えられている。 ２．）メモリセルの読出し： 第１の電界効果トランジスタＴ１は阻止されているとする。読出しは第２の電 界効果トランジスタＴ２を介して行われる。これが開かれると、第２のビット線 ＢＬ２が第２のチャネル端子Ｓにおける電位に充電される。その際に、第２の電 界効果トランジスタＴ２が開く前に、第２のビット線ＢＬ２が第２の電位Ｍａｓ ｓｅの値に予充電されることは望ましい。すなわち、第２のチャネル端子Ｓに第 ２の雷位Ｍａｓｓｅが与えられている（双安定トランジスタＢＩＭＯＳが阻止さ れている）ならば、第２のビット線ＢＬ２の充電状態の切換が、高抵抗の第１の 抵抗Ｒ１を介して行われなくてよい。それに対して、第２のチャネル端子Ｓに第 １の電位ＶＣＣから双安定トランジスタＢＩＭＯＳのドレイン‐ソース間電圧を 差し引いた電位が与えられている（これが開かれている）ならば、第２のビット 線ＢＬ２は、双安定電界効果トランジスタＢＩＭＯＳおよび第２の電界効果トラ ンジスタＴ２を介して充電される。これにより確かに第２のチャネル端子Ｓにお ける電位は短時間わずかに低下するが、それにより双安定電界効果トランジスタ ＢＩＭＯＳは（そのドレイン‐ソース間電圧Ｕ_DSがそれにより増大するので）ま だ引き続いて開かれ、従って第２のビット線ＢＬ２の充電状態の切換はさらに速 められる。 適当なディメンジョニング（テラオーム範囲内の第１の抵抗Ｒ１の値）の際に 、メモリセルは、双安定トランジスタＢＩＭＯＳが開かれている際にも、ごくわ ずかな休止電流を有し（第２の電界効果トランジスタＴ２が阻止されて、読出さ れず）、他方においてメモリセルの読出しの際にはビット線ＢＬに対して、双安 定トランジスタＢＩＭＯＳを介して供給される高い充電電流が得られる。第２の ビット線ＢＬ２は、上記のように、決して充電電流が第１の抵抗Ｒ１を経て流れ ないように、第２の電位Ｍａｓｓｅの値に予充電可能である。抵抗Ｒ１は、第１ の電位ＶＣＣと第２の電位Ｍａｓｓｅとの間の電圧が、阻止状態において本質的 に阻止している双安定トランジスタＢＩＭＯＳにわたって降下し、従って第２の チャネル端子Ｓにほぼ第２の電位Ｍａ３ｓｅが与えられているようにディメンジ ョニングされていなければならない。それに対して高電流状態では、第２のチャ ネル端子Ｓに、第１の電位ＶＣＣとドレイン‐ソース間電圧の最小値との差が与 えられていなければならない。 第２のトランジスタＴ２を介しての読出しにより、メモリセルのメモリ状態、 すなわち双安定トランジスタＢＩＭＯＳの状態（阻止または高電流状態）は不変 にとどまる。メモリ状態の変更は、第１の電界効果トランジスタＴ１および第１ のビット線ＢＬ１を介してのみ達成され得る。 第１のトランジスタＴ１が開かれている際に、低い電流のみが双安定電界効果 トランジスタＢＩＭＯＳのゲートＧと第２の電位Ｍａｓｓｅとの間に流れるよう に、第２の抵抗Ｒ２も可能なかぎり高く選ぶ必要がある。 本発明は、有利な３トランジスタ‐ＳＲＡＭメモリセルを利用する。縦形の双 安定トランジスタＢＩＭＯＳに関する研究により、これが、そのゲートＧに第２ の電位Ｍａｓｓｅが与えられている間、長い時間にわたり高電流状態および阻止 状態にとどまることが判明している。実験的に４時間以上のメモリ時間が実証さ れた。ヒステリシスを呈するゲート電圧特性曲線（図２）が変更なしにサイクリ ッツに通過し得る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウイツトマン、フランツ ドイツ連邦共和国 デー−81737 ミユン ヘン ゲルハルト−ハウプトマン−リング ５ (72)発明者 ラムゴパル ラオ、フアリーペ ドイツ連邦共和国 デー−80337 ミユン ヘン ツムブリンガーシユトラーセ 54 アパートメント 303

Claims (1)

1. 【特許請求の範囲】 １．ＳＲＡＭメモリセルにおいて、 −双安定電界効果トランジスタ（ＢＩＭＯＳ）を有し、その第１のチャネル端子 （Ｄ）が第１の電位端子（ＶＣＣ）と接続されており、 −双安定電界効果トランジスタ（ＢＩＭＯＳ）の第２のチャネル端子（Ｓ）が第 １の抵抗（Ｒ１）と接続されており、該第１の抵抗（Ｒ１）のそれと反対側の端 子が第２の電位端子（Ｍａｓｓｅ）と接続されており、 −双安定電界効果トランジスタ（ＢＩＭＯＳ）のゲート（Ｇ）が、第１のスイッ チ要素（Ｔ１）を介して第１のビット線（ＢＬ１）と接続可能であり、 −双安定電界効果トランジスタ（ＢＩＭＯＳ）の第２のチャネル端子（Ｓ）が、 第２のスイッチ要素（Ｔ２）を介して第２のビット線（ＢＬ２）と接続可能であ る ことを特徴とするＳＲＡＭメモリセル。 ２．双安定電界効果トランジスタ（ＢＩＭＯＳ）のゲート（Ｇ）が、第２の抵抗 （Ｒ２）と接続されており、そのゲートと反射側の端子が第３の電位（Ｖ３）と 接続されていることを特徴とする請求項１記載のＳＲＡＭメモリセル。 ３．読出し過程の前に、第２のビット線（ＢＬ２）が第２の電位端子（Ｍａｓｓ ｅ）の値に予充電可能であることを特徴とする請求項１または２記載のＳＲＡＭ メモリセル。 ４．書込み過程の際に、第１のビット線（ＢＬ１）が選択的に相い異なる極性の ２つの電位の一つを有することを特徴とする請求項１ないし３の１つに記載のＳ ＲＡＭメモリセル。 ５．相い異なる極性の両電位が、第１の電位（ＶＣＣ）と等しい大きさを有する ことを特徴とする請求項４記載のＳＲＡＭメモリセル。 ６．第１のスイッチ要素（Ｔ１）が、第１の電界効果トランジスタ（Ｔ１）であ り、そのゲートが第１のワード線（ＷＬ１）と接続されていることを特徴とする 請求項１ないし５の１つに記載のＳＲＡＭメモリセル。 ７．第２のスイッチ要素（Ｔ２）が、第２の電界効果トランジスタ（Ｔ２）であ り、そのゲートが第２のワード線（ＷＬ２）と接続されていることを特徴とする 請求項１ないし６の１つに記載のＳＲＡＭメモリセル。 ８．第１のワード線（ＷＬ１）が、第２のワード線（ＷＬ２）と同一であること を特徴とする請求項７記載のＳＲＡＭメモリセル。 ９．第１のビット線（ＢＬ１）が、第２のビット線（ＢＬ２）と同一であること を特徴とする請求項１ないし７の１つに記載のＳＲＡＭメモリセル。