KR19990045750A - Ｓｒａｍ 메모리 셀 - Google Patents

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디어터 크리스트, 베르너 뵈켈
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Abstract

3-트랜지스터 메모리 셀은 충분히 공핍된 부동채널영역 및 히스테리시스적 게이트전압 특성곡선을 갖는 쌍안정 전계효과 트랜지스터(BIMOS)를 포함한다. 게이트(G)는 메모리 셀로의 입력을 위하여 제1비트라인(BL1)에 연결될 수 있고, 제2채널접속(S)은 메모리 셀로부터의 출력을 위하여 제2비트라인(BL2)에 연결될 수 있다. 여기서, 2개의 비트라인(BL1, BL2)은 동일할 수 있다. 비트라인(BL1, BL2)과 쌍안정 트랜지스터(BIMOS) 사이의 접속은 각각 제1(T1) 및 제2(T2) 트랜지스터를 통해 달성될 수 있다. 여기서, 제1(T1) 및 제2(T2) 트랜지스터 모두 각각의 워드라인(WL1, WL2)에 의해 제어된다.

Description

ＳＲＡＭ 메모리 셀
공지된 스태틱 랜덤 액세스 메모리(SRAMs)의 메모리 셀에서는, 논리상태(logic state)를 나타내는 전위값을 저장하기 위하여 플립플롭(flip-flop)이 사용된다. 이 경우에 있어서, 플립플롭은 4개의 전계효과 트랜지스터(field-effect transistor)로 구성되어 있다. 메모리 셀은 메모리 셀에서의 입력 및 출력을 위한 2개의 선택트랜지스터(selection transistor)를 포함하고 있으며, 그것의 게이트는 SRAM의 워드라인에 연결되어 플립플롭을 비트라인쌍에 접속시킨다. 전체로 보면, 그것은 6-트랜지스터 메모리 셀이다. 2개의 전계효과 트랜지스터 및 2개의 저항을 사용한 플립플롭을 실현하여, 4-트랜지스터 메모리 셀을 형성하는 것 또한 공지되어 있다.
본 발명은 SRAM 메모리 셀에 관한 것이다.
아래의 실시례를 도면을 참조하여 보다 상세히 설명한다. 첨부도면에서,
도1은 본 발명에 따른 메모리 셀의 한 실시례를 도시하고 있으며, 그리고
도2는 도1의 쌍안정 전계효과 트랜지스터의 히스테리시스적 특성 곡선을 도시하고 있다.
본 발명은 적은 공간을 차지하는 SRAM 메모리 셀을 제공하는 데 그 목적을 두고 있다.
상기 목적은 청구항 제1항에 따른 SRAM 메모리 셀에 의해 달성된다. 여기에서는, 플립플롭 대신 쌍안정 전계효과 트랜지스터(bistable field-effect transistor)를 사용하여 2개의 논리상태를 저장한다. 논리상태중 하나는 스위치 오프된 쌍안정 트랜지스터에 부합하고, 다른 하나의 논리상태는 스위치 온된 쌍안정 트랜지스터에 부합한다.
여기서, 쌍안정 전계효과 트랜지스터는 히스테리시스 형의 전류/게이트전압 특성 곡선을 갖는 하나의 트랜지스터로 해석된다. 그 결과, 그것은 오프상태에서 고전류 상태로 변화하며, 적절한 양 및 음의 문턱전압을 가함으로서도 반대의 결과를 가져온다. 2개의 문턱전압값 사이의 게이트전압값은 변화상태에 영향을 주지 않는다. 그러므로, 쌍안정 트랜지스터는, 예를 들어 각각의(양 또는 음) 문턱전압을 초과하는 크기의 전압펄스에 의해서 제어될 수 있다.
도2는 쌍안정 전계효과 트랜지스터에서의 히스테리시스의 윤곽도(profile)이다. 여기서 드레인-소스 전압(Uds)은 일정한 값을 나타내며, 히스테리시스의 시작되는 특정 최소값보다 크다. 또한 상기 전압은 쌍안정 트랜지스터의 동작 중에는 아래로 떨어지지 않는다. 게이트-소스 전압(Ugs)은 횡좌표에 그려져 있고, 드레인 전류(I)의 대수(logarithm)는 세로좌표에 그려져 있다. 양의 문턱전압은 Ue에 의해 정의되어 있다.
Microelectronic Manufacturing and Reliability의 권 1802 (1992)의 202 페이지 이후에 기재된, N. Kistler, E.V. Ploeg, J. Woo 그리고 J. Plummer의 "Breakdown Voltage of Submicron MOSFETs in Fully Depleted SOI"는 쌍안정 전계효과 트랜지스터로서 본 발명에 따라 사용될 수 있는 전계효과 트랜지스터를 개시하고 있다. 상기 참조자료는 충분히 공핍된(depleted)(즉 비전도 상태에서는 채널영역내에 실제로 자유전하 캐리어가 존재하지 않는) 가로형 n-채널 전계효과 트랜지스터를 개시하고 있으며, 이는 SOI(silicon on insulator)을 이용하여 디자인된다. 그것의 채널영역은 부동, 즉 고정된 전위에 연결되어 있지 않다.
그 위에 쌍안정 트랜지스터가 정렬되어 있는 기판은 보통 기판전위에 연결되어 있다. 이때, 채널영역을 부동시키기 위해서는 채널영역을 기판으로부터 절연시키는 것이 필요하다. 인용된 선행기술에서는, SOI 기술을 적용함으로써 이를 행한다. 그러나, 인용 선행기술과는 다른 방법으로, 쌍안정 트랜지스터는 반도체 기판 상에 종형으로 배열될 수도 있다. 그 결과 그것의 채널영역은 간단한 방법으로 기판으로부터 절연된다. 그러한 종형 쌍안정 트랜지스터는 예를 들어 분자빔 에피택시(molecular beam epitaxy)에 의해 생성될 수 있다. 수십 나노미터의 채널길이는 이러한 방법으로 달성될 수 있으며, 실험상으로, 100 나노미터 이하, 예를 들어 85 나노미터의 채널길이가 종형 쌍안정 트랜지스터를 생성하는 데 적절한 것으로 확인되었다.
쌍안정 트랜지스터의 생성을 위해서, 오프상태에서 그것의 채널영역이 공핍되는 것이 중요하다. 고전류 상태에서, 즉 양의 문턱전압을 초과하는 게이트전압이 인가되는 경우, 이때 트랜지스터의 항복이 발생하여, 전하 캐리어가 충돌이온화에 의해 자유로워진다. 1마이크로미터 보다 큰 채널길이에서, 약간의 불순물(dopant)이 주입된 채널영역을 이용함으로써 충분한 공핍이 얻어진다. 더 짧은 채널길이는 더 높은 불순물 농도를 갖는 채널영역을 가능케 한다. 그러한 공핍은 특히 드레인-소스 전압이 인가될 때 블록된 PN 접합의 공핍층을 확대함으로서 달성될 수 있다. 짧은 채널 길이에서는, 고전류 상태에서의 항복을 위해 요구되는 충분히 높은 전계 강도는 낮은 드레인-소스 전압(예를 들어 3V 이하)에서도 생성된다.
서술된 히스테리시스는 다음과 같이 작용한다. 쌍안정 전계효과 트랜지스터의 드레인-소스 전압이, 이용된 기술 및 트랜지스터의 크기에 의해 결정되는 이미 언급한 최소값 이상인 경우, 게이트-소스 전압을 양의 문턱전압 이상의 값까지 상승시킴으로써 쌍안정 전계효과 트랜지스터는 오프상태로부터 온 상태나 고전류 상태로 변화될 수 있다. 여기서, 양의 문턱전압은 마찬가지로 정해질 수 있다. 드레인-소스 전압의 최소값이 아래로 떨어지지 않는 한, 쌍안정 전계효과 트랜지스터는 심지어 게이트-소스 전압이 또다시 양의 문턱전압 아래로 감소할 경우에도 이러한 고전류 상태를 유지한다. 음의 문턱전압 아래로 떨어지는 충분한 음의 게이트-소스 전압의 인가시에만 트랜지스터가 스위치 오프된다(이러한 설명은 n-채널형 쌍안정 트랜지스터에 관한 것이다. 그러나, p-채널형에도 동일하게 부합되는 사실이다.).
본 발명에 따른 메모리 셀은 다음의 원리, 즉 쌍안정 전계효과 트랜지스터의 히스테리시스가 이용되고 있음에 부합한다. 제1논리, 예를 들어 논리1(one)을 입력하기 위하여, 제1비트라인으로 게이트-소스 전압의 양의 문턱전압을 초과하는 적절한 게이트 전위를 인가함으로써 쌍안정 트랜지스터에는 고전류 상태가 입력된다. 이러한 상태는 게이트-소스 전압이 양의 문턱전압 아래로 다시 떨어질 경우에도 유지된다. 제2논리값, 예를 들어 논리 0(zero)은, 충분한 음의 게이트-소스 전압을 인가하여 (그리고 음의 문턱전압에 미치지 못하게 하여) 쌍안정 트랜지스터를 고전류 상태에서 오프상태로 변화시킴으로써, 입력된다. 이와 같이, 쌍안정 트랜지스터는 전압펄스에 의해 제어될 수 있다.
메모리 셀은 제2채널접속을 제2비트라인에 접속시킴으로써 읽혀진다. 그리고 나서, 후자는 쌍안정 트랜지스터의 상태에 부합하는 제1전위값 또는 제2전위값으로 충전된다
저장을 위해 단지 하나의 쌍안정 전계효과 트랜지스터 및 하나의 저항을 사용함으로써, 4개의 트랜지스터 혹은 2개의 트랜지스터 및 2개의 저항을 갖는 종래의 플립플롭이 본 발명에 의해 대체됨으로서, 종래의 해결수단에 비해 적어도 하나의 트랜지스터 및 하나의 저항을 줄일 수 있다. 그 결과, 메모리 셀은 더 적은 공간을 차지하게 된다
각 경우에 있어서, 메모리 셀에서의 입력 및 출력을 위해 제1 및 제2 전계효과 트랜지스터가 제공된다면, 쌍안정 전계효과 트랜지스터를 구비하여 형성된 메모리 셀은 공지의 6- 또는 4- 트랜지스터 메모리 셀이 아닌 3-트랜지스터 메모리 셀이 된다.
제1비트라인이 제2비트라인과 일치하는, 즉 하나의 동일한 비트라인이 존재한다면, 그것도 바람직하다. 이때, 메모리 셀에서의 입력 및 출력은 이 라인을 통해서 이루어진다. 따라서, 본 발명에 따른 메모리 셀은 2개의 비트라인과 제1 및 제2 트랜지스터를 제어하는 하나의 워드라인, 혹은 단지 하나의 비트라인과 제1 및 제2 트랜지스터를 제어하는 각각의 워드라인을 포함할 수 있다. 물론, 각 경우에 있어서,2개의 비트라인과 2개의 워드라인이 존재하는 것도 가능하다.
쌍안정 트랜지스터의 게이트가 제2저항을 경유해서 제3전위에 접속될 수 있다면, 그것은 바람직하다. 여기서, 제3전위는 부동하지 않도록 하기 위함이다.
도1은 쌍안정 전계효과 트랜지스터(BIMOS)를 도시하고 있으며, 그것의 제1채널 접속(D) 는 제1전위(Vcc)에 접속되어 있고, 그것의 제2채널 접속(S)은 제1저항 (R1)을 경유해서 제2전위(earth:접지)에 접속되어 있다.
본 발명의 이러한 실시례에 있어서, 쌍안정 전계효과 트랜지스터(BIMOS)는 n-채널형이다. 제1전위(Vcc)는 제2전위(earth)보다 큰 것으로 본다. 예를 들어, 두 전위(Vcc, earth)는 소자로서 SRAM를 갖는 집적회로의 전원전위(supply potential)일 수 있다. 이때, 예를 들어 제2전위(earth)는 기준전위가 될 수 있다. 제1전위(Vcc)가 제2전위(earth)보다 큰 것으로 가정하였으므로, 이 실시례에 있어서, 쌍안정 전계효과 트랜지스터(BIMOS)의 제1채널 접속(D)은 그의 드레인(drain)이고, 제2채널 접속(S)은 그의 소스(source)이다.
물론, p-채널형의 쌍안정 전계효과 트랜지스터(BIMOS)를 사용하여 메모리 셀을 제조하는 것도 가능하다. 이때, 여기서의 제1전위(Vcc)는 제2전위(earth)보다 더 적게 선택된다.
도1의 본 실시례에 있어서, 쌍안정 전계효과 트랜지스터(BIMOS)의 게이트(G)는 n-채널형인 제1 전계효과 트랜지스터(T1)를 경유하여 제1비트라인(BL1)에 접속된다. 제1 전계효과 트랜지스터(T1)는 자신의 게이트에 접속된 제1워드라인(WL1)을 통해 제어될 수 있다.
쌍안정 전계효과 트랜지스터(BIMOS)의 제2채널접속(S)은 제2 전계효과 트랜지스터(T2)를 경유하여 제2비트라인(BL2)에 접속된다. 본 실시례에 있어서, 제2비트라인(BL2)은 제1비트라인(BL1)과 동일하다. 제2 전계효과 트랜지스터(T2)는 자신의 게이트에 접속된 제2워드라인(WL2)을 통해 제어될 수 있다.
제1(T1) 및 제2(T2) 트랜지스터는 p-채널형으로도 가능하며, 그 결과 두 워드라인(WL1, WL2)의 전위는 상기 트랜지스터들을 구동하기 위하여 상응되게 변화되어져야 한다.
본 실시례에 있어서, 제2전위(earth)와 동일한 제3전위(V3)는, 제1(T1) 및 제2(T2) 트랜지스터가 스위치 온된 상태에서, 쌍안정 전계효과 트랜지스터(BIMOS)의 게이트(G)에 나타난다. 제2저항(R2)은 게이트(G)가 부동하지 않도록, 즉 불확정 전위를 갖지 않도록 한다. 제3전위(V3)는, 제1(T1) 및 제2(T2) 트랜지스터가 스위치 온될 때, 쌍안정 트랜지스터(BIMOS)의 게이트-소스 전압(Ugs)이 그것의 양의 문턱전압(Ue)보다 크지 않으며 고전류 상태에서 오프상태로의 변경이 일어나는(도2 참조) 음의 문턱전압(Ux)보다 적지 않도록 선택되어져야 한다. 제2저항(R2)이 없을 수도 있으나, 그럴 경우 부동게이트(G)로 인하여 메모리 셀이 오동작하기 쉽다.
도1에 도시된 메모리 셀은 다음의 방법으로 동작한다.
1.) 메모리 셀로의 입력:
아래에서 설명되는 바와 같이, 제2채널접속(S)에서의 전위는 2개의 값을 가질 수 있다. 첫째로, 적어도 드레인-소스 전압(Uds)의 최소값을 뺀 제1전위(Vcc)의 값이다. 여기서의 최소값은 이미 위에서 언급한 바 있으며 고전류 상태를 유지하기 위하여 요구된다. 둘째로, 제2전위(earth)의 값이다. 2개의 값중 어느 값을 취하는 가는 쌍안정 트랜지스터(BIMOS)가 오프상태인지 아니면 고전류 상태인지에 달려있다. 이 경우에 있어서, 예를 들어 쌍안정 트랜지스터(BIMOS)의 고전류 상태는 저장된 논리 1(one)에 해당하고, 오프상태는 저장된 논리 0(zero)에 해당한다.
제2 전계효과 트랜지스터(T2)를 제2워드라인(WL2)을 통해 스위치 오프시켰다고 가정하자. 도시된 실시례에 있어서, 이것은 제1전위(Vcc)와 반대인 전위를 갖는, 즉 제1전위(Vcc)와 같은 크기이나 반대극성을 갖는 제2워드라인(WL2)에 의해 일어난다. 초기에는, 쌍안정 전계효과 트랜지스터(BIMOS)는 오프상태에 있을 것이다(즉, 예를 들어 논리 0(zero)이 메모리 셀에 저장된다). 이때, 제2전위(earth)는 각각 제2저항(R2) 및 제1저항(R1)을 통해서 게이트(G) 및 제2채널 접속(S) 모두에 나타난다.
제1워드라인(WL1)을 제1전위(Vcc)값으로 충전함으로써 제1 전계효과 트랜지스터(T1)가 현재 스위치 온(고전류 상태)되어 있는 경우, 새로운 메모리 값(예를 들어 논리 1(one))이 메모리 셀에 입력될 수 있다. 이를 위하여, 제1트랜지스터(T1)가 스위치 온되기 전에, 제1비트라인(BL1)은 일단 쌍안정 트랜지스터(BIMOS)의 게이트(G)에 접속되면 상기 게이트를 충전하는 전압(예를 들어 제1전위(Vcc)와 같을 수 있는)까지 충전된다. 그 결과 쌍안정 트랜지스터(BIMOS)의 양의 문턱전압(Ue)을 초과한다.
쌍안정 전계효과 트랜지스터(BIMOS)의 특유한 특성으로 인하여, 후자는, 심지어 제1 전계효과 트랜지스터(T1)가 다시 스위치 오프되고 제2전위(earth)가 제2저항(R2)을 통해 다시 쌍안정 전계효과 트랜지스터(BIMOS)의 게이트(G)에 있게 될 때에도, 전류 상태, 즉 온 상태로 남아있게 된다. 중요한 특징은 드레인-소스 전압(Uds)이 고전류 상태에서 상기 최소값 아래로 떨어지지 않는다는 것이다. 이것은 쌍안정 트랜지스터(BIMOS) 및 제1저항(R1)의 적절한 크기 조절을 통해 달성될 수 있다.
저장된 논리 상태의 새로운 변경은 쌍안정 전계효과 트랜지스터(BIMOS)가 다시 스위치 오프된다면 가능하다. 이것은 제1비트라인(BL1)을 쌍안정 전계효과 트랜지스터(BIMOS)의 음의 히스테리시스 문턱(Ux)아래의 음의 전위로 함으로써 일어난다. 이때, 제1 전계효과 트랜지스터(T1)가 스위치 온된다면, 쌍안정 전계효과 트랜지스터(BIMOS)의 게이트(G) 전위는 비트라인(BL)의 전위와 실질적으로 일치한다. 쌍안정 전계효과 트랜지스터(BIMOS)가 스위치 오프되며 제2전위(earth)는 제1저항(R1)을 통해 다시 제2채널 접속(S)에 나타난다.
메모리 셀의 출력:
제1전계효과 트랜지스터(T1)를 스위치 오프시켰다고 가정하자. 출력은 제2 전계효과 트랜지스터(T2)를 통해 이루어진다. 후자가 스위치 온된다면, 제2비트라인(BL2)은 제2채널접속(S)에서의 전위까지 충전된다. 여기서, 제2비트라인(BL2)은, 제2 전계효과 트랜지스터(T2)가 스위치 온되기 전에, 제2전위(earth)값까지 미리 충전되는 것이 바람직하다. 특히, 제2전위(earth)가 제2채널접속(S)에 나타난다면(쌍안정 트랜지스터(BIMOS)가 스위치 오프), 이때 높은 값의 제1저항(R1)을 통해 제2비트라인(BL2)의 충전을 변화시킬 필요는 없다. 한편, 쌍안정 트랜지스터 (BIMOS)의 드레인-소스 전압을 뺀 제1전위(Vcc)(이때, 후자는 스위치 온)가 제2채널 접속(S)에 나타나면, 이때 제2비트라인(BL2)은 쌍안정 전계효과 트랜지스터(BIMOS) 및 제2 전계효과 트랜지스터(T2)를 통해 충전된다. 비록 제2채널접속(S)에서의 전위가 결과적으로 짧은 시간 동안 미소하게 감소하기는 하지만, 그 결과로서 쌍안정 전계효과 트랜지스터(BIMOS)는 한층 더 스위치 온된다(그것의 드레인-소스 전압(Uds)이 결과적으로 증가하기 때문에). 따라서, 제2비트라인(BL2)의 충전 변화도 가속된다.
적절한 크기 조절(테라오옴(teraohm) 범위의 제1저항(R1)값)이 된 메모리 셀은, 스위치 온된 쌍안정 트랜지스터(BIMOS)에서도 미소한 정지전류(quiescent current)만을 갖는다(이때 제2 전계효과 트랜지스터(T2)는 스위치 오프되며 출력이 없다). 반면에, 메모리 셀이 출력될 때, 고충전 전류가 비트라인(BL)을 위해 얻어질 수 있고, 쌍안정 트랜지스터(BIMOS)를 통해 인가된다. 상기한 바와 같이, 제2비트라인(BL2)은 제2전위(earth)값까지 미리 충전될 수 있으며, 그 결과 충전 전류는 제1저항(R1)을 통해서는 흐르지 못한다. 제1저항(R1)은, 오프상태인 쌍안정 트랜지스터(BIMOS)를 본질적으로 가로지르는 오프상태인 제1전위(Vcc)와 제2전위(earth)사이에 전압강하가 존재하도록, 크기 조절이 되어야 한다. 그 결과, 실제로 제2전위(earth)가 제2채널접속(S)에 나타난다. 한편, 고전류 상태에서는, 제1전위(Vcc)와 드레인-소스 전압의 최소값사이의 차는 제2채널접속(S)에 나타나야 한다.
제2트랜지스터(T2)를 통한 출력은 메모리 셀의 메모리 상태, 즉 쌍안정 트랜지스터(BIMOS)의 상태(오프 또는 고전류 상태)를 변경되지 않은 채로 놓아둔다. 메모리 상태의 변화는 제1전계효과 트랜지스터(T1) 및 제1비트라인(BL1)을 통해서 얻어질 수 있다.
제1트랜지스터(T1)가 스위치 온된 상태에서, 쌍안정 전계효과 트랜지스터(BIMOS)의 게이트(G)와 제2전위(earth) 사이에 단지 미소한 전류만 흐르도록 하기 위해서는, 제2저항(R2)은 가능한 한 가장 높은 값을 갖도록 선택된다.
본 발명은 유익한 3-트랜지스터 SRAM 메모리 셀을 제공한다. 종형 쌍안정 트랜지스터(BIMOS)의 시험은 후자가 고전류 상태를 유지하며 오랫동안 오프상태를 유지함을 보여주었다. 한편 제2전위(earth)는 그것의 게이트(G)에 나타난다. 실험에 의해서, 4시간 이상의 메모리 시간이 증명되었다. 히스테리시스적 게이트 전압 특성곡선(도2)은 변경 없이 주기적으로 일소될 수 있다.

Claims (9)

  1. 제1채널접속(D)이 제1전위접속(Vcc)에 연결된 쌍안정 전계효과 트랜지스터(BIMOS)를 가지며;
    상기 쌍안정 전계효과 트랜지스터(BIMOS)의 제2채널접속(S)이 제1저항(R1)에 연결되어 있으며, 그것으로부터 멀리 떨어진 상기 제1저항(R1)의 접속은 제2전위접속(earth)에 연결되고;
    상기 쌍안정 전계효과 트랜지스터(BIMOS)의 게이트(G)는 제1스위치소자(T1)를 통해 제1비트라인(BL1)에 연결될 수 있으며;
    상기 쌍안정 전계효과 트랜지스터(BIMOS)의 상기 제2채널접속(S)은 제2스위치소자(T2)를 통해 제2비트라인(BL2)에 연결되는 것을 특징으로 하는 SRAM 메모리 셀.
  2. 제1항에 있어서, 상기 쌍안정 전계효과 트랜지스터(BIMOS)의 상기 게이트(G)는 제2저항(R2)에 연결되며, 상기 게이트로부터 멀리 떨어진 상기 제2저항(R2)의 접속은 제3전위(V3)에 연결될 수 있는 것을 특징으로 하는 SRAM 메모리 셀.
  3. 제1항 또는 제2항에 있어서, 상기 제2비트라인(BL2)은 출력 동작 이전에 상기 제2전위(earth)값으로 미리 충전될 수 있는 것을 특징으로 하는 SRAM 메모리 셀.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 입력 동작 중 상기 제1비트라인(BL1)은 다른 극성을 갖는 2개의 전위 중 어느 하나인 것을 특징으로 하는 SRAM 메모리 셀.
  5. 제4항에 있어서, 상기 다른 극성을 갖는 2개의 전위는 상기 제1전위(Vcc)와 같은 크기를 갖는 것을 특징으로 하는 SRAM 메모리 셀.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1스위치소자(T1)는 제1전계효과 트랜지스터(T1)이며, 상기 제1전계효과 트랜지스터(T1)의 게이트는 제1워드라인(WL1)에 연결되는 것을 특징으로 하는 SRAM 메모리 셀.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제2스위치소자(T2)는 제2전계효과 트랜지스터(T2)이며, 상기 제2전계효과 트랜지스터(T2)의 게이트는 제2워드라인(WL2)에 연결되는 것을 특징으로 하는 SRAM 메모리 셀.
  8. 제7항에 있어서, 상기 제1워드라인(WL1)은 상기 제2워드라인(WL2)과 동일한 것을 특징으로 하는 SRAM 메모리 셀.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제1비트라인(BL1)은 상기 제2비트라인(BL2)과 동일한 것을 특징으로 하는 SRAM 메모리 셀.
KR1019980701993A 1995-09-21 1996-09-16 Sram 메모리 셀 KR100286953B1 (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6301147B1 (en) * 1997-12-17 2001-10-09 National Scientific Corporation Electronic semiconductor circuit which includes a tunnel diode
GB2360113B (en) * 2000-03-08 2004-11-10 Seiko Epson Corp Dynamic random access memory
JP2003257184A (ja) * 2002-02-28 2003-09-12 Mitsubishi Electric Corp 半導体記憶装置
CN100412991C (zh) * 2006-07-05 2008-08-20 北京大学 利用深亚微米cmos标准工艺实现的eeprom电平转换电路及方法
RU2470390C1 (ru) * 2011-05-03 2012-12-20 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Санкт-Петербургский государственный политехнический университет" (ФГБОУ ВПО "СПбГПУ") Статическая запоминающая ячейка с двумя адресными входами

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2511822A1 (fr) * 1981-08-21 1983-02-25 Thomson Csf Circuit logique bistable utilisant des transistors a effet de champ a faible tension de seuil et dispositif de memorisation comportant un tel circuit
FR2629941B1 (fr) * 1988-04-12 1991-01-18 Commissariat Energie Atomique Memoire et cellule memoire statiques du type mis, procede de memorisation
JP3288189B2 (ja) * 1994-12-12 2002-06-04 三菱電機株式会社 スタティックランダムアクセスメモリ
GB9509817D0 (en) * 1995-05-11 1995-07-05 Xilinx Inc Sense amplifier for reading logic device

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