JPH114382A - スイッチャ装置 - Google Patents
スイッチャ装置Info
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- JPH114382A JPH114382A JP9155170A JP15517097A JPH114382A JP H114382 A JPH114382 A JP H114382A JP 9155170 A JP9155170 A JP 9155170A JP 15517097 A JP15517097 A JP 15517097A JP H114382 A JPH114382 A JP H114382A
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- address
- data
- control
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Abstract
(57)【要約】
【課題】 小規模なマトリクスボードを使用して大規模
なマトリクスを構成する際にＣＰＵがボード構成を意識
することなく、クロスポイントを制御可能なスイッチャ
装置を提供する。 【解決手段】 アドレス比較器１はＣＰＵからの制御ア
ドレスａと予め設定してある出力アドレスｂａとを比較
する。データ比較器２は予め付与された素材アドレスｓ
ａとＣＰＵからの制御データｄの一部とを比較する。制
御部３はアドレス比較器１からの比較データａｃｏｍｐ
とデータ比較器２からの比較データｄｃｏｍｐとマトリ
クスボードへの書込み信号ｗとからマトリクス部４への
制御信号ｃｏｎｔを生成して出力する。
なマトリクスを構成する際にＣＰＵがボード構成を意識
することなく、クロスポイントを制御可能なスイッチャ
装置を提供する。 【解決手段】 アドレス比較器１はＣＰＵからの制御ア
ドレスａと予め設定してある出力アドレスｂａとを比較
する。データ比較器２は予め付与された素材アドレスｓ
ａとＣＰＵからの制御データｄの一部とを比較する。制
御部３はアドレス比較器１からの比較データａｃｏｍｐ
とデータ比較器２からの比較データｄｃｏｍｐとマトリ
クスボードへの書込み信号ｗとからマトリクス部４への
制御信号ｃｏｎｔを生成して出力する。
Description
【０００１】
【発明の属する技術分野】本発明はスイッチャ装置に関
し、特にＣＰＵ（中央処理装置）バスで制御される複数
の入力信号から必要とする信号を選択して出力しかつ複
数枚のｍ出力×ｎ素材のマトリックスボードで構成され
るスイッチャ装置に関する。
し、特にＣＰＵ（中央処理装置）バスで制御される複数
の入力信号から必要とする信号を選択して出力しかつ複
数枚のｍ出力×ｎ素材のマトリックスボードで構成され
るスイッチャ装置に関する。
【０００２】
【従来の技術】従来、この種のスイッチャ装置において
は、図３に示すように、ＣＰＵボード１１に接続された
ＣＰＵバス１００に接続される複数枚の小型のマトリク
スボード１２〜１４で、大規模なマトリクスを構成して
いる。
は、図３に示すように、ＣＰＵボード１１に接続された
ＣＰＵバス１００に接続される複数枚の小型のマトリク
スボード１２〜１４で、大規模なマトリクスを構成して
いる。
【０００３】例えば、図５（ａ）に示すように、１６出
力×４８素材の場合、３枚の小型のマトリクスボード
（ＭＴＸ）２１〜２３を使用して大規模マトリクスを構
築している。この構成において、マトリクスボード２１
には１〜１６の素材が入力され、マトリクスボード２２
には１７〜３２の素材が入力され、マトリクスボード２
３には３３〜４８の素材が入力されている。
力×４８素材の場合、３枚の小型のマトリクスボード
（ＭＴＸ）２１〜２３を使用して大規模マトリクスを構
築している。この構成において、マトリクスボード２１
には１〜１６の素材が入力され、マトリクスボード２２
には１７〜３２の素材が入力され、マトリクスボード２
３には３３〜４８の素材が入力されている。
【０００４】この場合、構成する各ボード２１〜２３に
夫々ボード固有のアドレス「ＦＦ２０００（Ｈ）」，
「ＦＦ２０１０（Ｈ）」，「ＦＦ２０２０（Ｈ）」を設
定し、選択される入力素材に対応したボードに対して制
御を行い、その制御ボードの出力をセレクタ（ＳＥＬＥ
ＣＴＯＲ）２４から出力する方法が取られている。
夫々ボード固有のアドレス「ＦＦ２０００（Ｈ）」，
「ＦＦ２０１０（Ｈ）」，「ＦＦ２０２０（Ｈ）」を設
定し、選択される入力素材に対応したボードに対して制
御を行い、その制御ボードの出力をセレクタ（ＳＥＬＥ
ＣＴＯＲ）２４から出力する方法が取られている。
【０００５】また、図６（ａ）に示す１６出力×４８素
材の場合、３枚の小型のマトリクスボード（ＭＴＸ）３
１〜３３を順次接続して大規模マトリクスを構築してい
る。この構成において、マトリクスボード３１には１〜
１６の素材が入力され、マトリクスボード３２には１７
〜３２の素材が入力され、マトリクスボード３３には３
３〜４８の素材が入力されている。
材の場合、３枚の小型のマトリクスボード（ＭＴＸ）３
１〜３３を順次接続して大規模マトリクスを構築してい
る。この構成において、マトリクスボード３１には１〜
１６の素材が入力され、マトリクスボード３２には１７
〜３２の素材が入力され、マトリクスボード３３には３
３〜４８の素材が入力されている。
【０００６】この場合、構成する各ボード３１〜３３の
ボードアドレスとしては共通のアドレス「ＦＦ２０００
（Ｈ）」を使用し、素材デ一タを使用して出力アドレス
（素材アドレス「０」，「１」，「２」）で各ボード３
１〜３３の制御を行う。
ボードアドレスとしては共通のアドレス「ＦＦ２０００
（Ｈ）」を使用し、素材デ一タを使用して出力アドレス
（素材アドレス「０」，「１」，「２」）で各ボード３
１〜３３の制御を行う。
【０００７】
【発明が解決しようとする課題】上述した従来のスイッ
チャ装置においては、複数枚の小型のマトリクスボード
で大規模なマトリクスを構成し、構成する各ボードに夫
々ボード固有のアドレスを設定し、選択される入力素材
に対応したボードに対して制御を行う場合、素材データ
によって制御するボードを管理する必要があり、また各
ボードからの出力をセレクタにて選択する必要があるた
め、その制御処理が煩雑となる。
チャ装置においては、複数枚の小型のマトリクスボード
で大規模なマトリクスを構成し、構成する各ボードに夫
々ボード固有のアドレスを設定し、選択される入力素材
に対応したボードに対して制御を行う場合、素材データ
によって制御するボードを管理する必要があり、また各
ボードからの出力をセレクタにて選択する必要があるた
め、その制御処理が煩雑となる。
【０００８】また、構成する各ボードのボードアドレス
として共通のアドレスを使用し、素材デ一タを使用して
出力アドレスで各ボードの制御を行う場合、ボードアド
レスが共通であるので、一見ボードの管理が不要である
ように見えるが、ボード素材１から３３の素材を制御す
る際に、マトリクスボードの素材１のクロスポイントを
オフ（出力を禁止）した後にクロスポイント３３をオン
する必要がある。したがって、現在オンされているクロ
スポイントを記憶しておく処理と、オフ／オンの制御を
行う処理とが必ず必要となる。
として共通のアドレスを使用し、素材デ一タを使用して
出力アドレスで各ボードの制御を行う場合、ボードアド
レスが共通であるので、一見ボードの管理が不要である
ように見えるが、ボード素材１から３３の素材を制御す
る際に、マトリクスボードの素材１のクロスポイントを
オフ（出力を禁止）した後にクロスポイント３３をオン
する必要がある。したがって、現在オンされているクロ
スポイントを記憶しておく処理と、オフ／オンの制御を
行う処理とが必ず必要となる。
【０００９】そこで、本発明の目的は上記の問題点を解
消し、小規模なマトリクスボードを使用して大規模なマ
トリクスを構成する際にＣＰＵがボード構成を意識する
ことなく、クロスポイントを制御することができるスイ
ッチャ装置を提供することにある。
消し、小規模なマトリクスボードを使用して大規模なマ
トリクスを構成する際にＣＰＵがボード構成を意識する
ことなく、クロスポイントを制御することができるスイ
ッチャ装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明によるスイッチャ
装置は、Ｍ出力×Ｎ素材（Ｍ，Ｎは正の整数）のマトリ
クスがｍ出力×ｎ素材（ｍ，ｎは正の整数かつＭ＞ｍ，
Ｎ＞ｎ）の小さなマトリクスボード複数枚で構成される
スイッチャ装置であって、外部からの制御信号に応じて
前記マトリクスボードの出力アドレスを示す制御アドレ
ス及び前記マトリクスボード内のクロスポイントを示す
下位ビットデータと前記複数枚のマトリクスボード各々
を特定する上位ビットデータとからなる制御データを出
力する手段と、前記制御アドレスと前記マトリクスボー
ドの出力アドレスとを順次比較するアドレス比較手段
と、前記制御データの一部と前記マトリクスボードに予
め付与された素材アドレスとを比較するデータ比較手段
と、前記アドレス比較手段の比較結果及び前記データ比
較手段の比較結果を基に前記複数枚のマトリクスボード
各々をオンオフ制御する制御手段とを備えている。
装置は、Ｍ出力×Ｎ素材（Ｍ，Ｎは正の整数）のマトリ
クスがｍ出力×ｎ素材（ｍ，ｎは正の整数かつＭ＞ｍ，
Ｎ＞ｎ）の小さなマトリクスボード複数枚で構成される
スイッチャ装置であって、外部からの制御信号に応じて
前記マトリクスボードの出力アドレスを示す制御アドレ
ス及び前記マトリクスボード内のクロスポイントを示す
下位ビットデータと前記複数枚のマトリクスボード各々
を特定する上位ビットデータとからなる制御データを出
力する手段と、前記制御アドレスと前記マトリクスボー
ドの出力アドレスとを順次比較するアドレス比較手段
と、前記制御データの一部と前記マトリクスボードに予
め付与された素材アドレスとを比較するデータ比較手段
と、前記アドレス比較手段の比較結果及び前記データ比
較手段の比較結果を基に前記複数枚のマトリクスボード
各々をオンオフ制御する制御手段とを備えている。
【００１１】すなわち、本発明のスイッチャ装置では、
Ｍ（出力）×Ｎ（素材）（Ｍ，Ｎは正の整数）のマトリ
クスを、ｍ（出力）×ｎ（素材）（ｍ，ｎは正の整数で
かつＭ＞ｍ，Ｎ＞ｎ）の小さなマトリクスボードで構成
する場合、ｍ×ｎのマトリクスボードに、ＣＰＵからの
制御アドレスとマトリクスボードで予め設定してある出
力アドレスとを比較するアドレス比較器と、マトリクス
ボードに予め付与された素材アドレスとＣＰＵからの制
御データの一部とを比較するデータ比較器と、アドレス
比較器の比較データとデータ比較器の比較データとマト
リクスボードへの書込み信号とからマトリクス部への制
御信号を生成して出力する制御部とから構成されてい
る。
Ｍ（出力）×Ｎ（素材）（Ｍ，Ｎは正の整数）のマトリ
クスを、ｍ（出力）×ｎ（素材）（ｍ，ｎは正の整数で
かつＭ＞ｍ，Ｎ＞ｎ）の小さなマトリクスボードで構成
する場合、ｍ×ｎのマトリクスボードに、ＣＰＵからの
制御アドレスとマトリクスボードで予め設定してある出
力アドレスとを比較するアドレス比較器と、マトリクス
ボードに予め付与された素材アドレスとＣＰＵからの制
御データの一部とを比較するデータ比較器と、アドレス
比較器の比較データとデータ比較器の比較データとマト
リクスボードへの書込み信号とからマトリクス部への制
御信号を生成して出力する制御部とから構成されてい
る。
【００１２】この場合、ＣＰＵからの制御データのＬＳ
Ｂ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）か
ら２n ビット（ｎ：素材数）に相当するデータは、その
ままｍ×ｎのマトリクスボードでクロスポイントデータ
として使用する。
Ｂ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）か
ら２n ビット（ｎ：素材数）に相当するデータは、その
ままｍ×ｎのマトリクスボードでクロスポイントデータ
として使用する。
【００１３】上記のような構成とすることによって、Ｃ
ＰＵは出力に対するアドレスのみを認識することで、マ
トリクスボードの構成を意識することなく、マトリクス
ボードを制御することが可能となる。
ＰＵは出力に対するアドレスのみを認識することで、マ
トリクスボードの構成を意識することなく、マトリクス
ボードを制御することが可能となる。
【００１４】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
るマトリクスボードの構成を示すブロック図である。図
において、本発明の一実施例によるマトリクスボードは
図示せぬＣＰＵからの制御アドレスａと予め設定してあ
る出力アドレスｂａとを比較するアドレス比較器１と、
マトリクスボードに予め付与された素材アドレスｓａと
ＣＰＵからの制御データｄの一部とを比較するデータ比
較器２と、アドレス比較器１からの比較データａｃｏｍ
ｐとデータ比較器２からの比較データｄｃｏｍｐとマト
リクスボードへの書込み信号ｗとからマトリクス部（Ｍ
ＴＸ）４への制御信号ｃｏｎｔを出力する制御部３とか
ら構成されている。
図面を参照して説明する。図１は本発明の一実施例によ
るマトリクスボードの構成を示すブロック図である。図
において、本発明の一実施例によるマトリクスボードは
図示せぬＣＰＵからの制御アドレスａと予め設定してあ
る出力アドレスｂａとを比較するアドレス比較器１と、
マトリクスボードに予め付与された素材アドレスｓａと
ＣＰＵからの制御データｄの一部とを比較するデータ比
較器２と、アドレス比較器１からの比較データａｃｏｍ
ｐとデータ比較器２からの比較データｄｃｏｍｐとマト
リクスボードへの書込み信号ｗとからマトリクス部（Ｍ
ＴＸ）４への制御信号ｃｏｎｔを出力する制御部３とか
ら構成されている。
【００１５】制御データｄのＬＳＢから２n ビット
（ｎ：素材数）に相当するデータ、つまりデータ比較器
２で比較に用いられないデータはそのままクロスポイン
トデータとして使用する。
（ｎ：素材数）に相当するデータ、つまりデータ比較器
２で比較に用いられないデータはそのままクロスポイン
トデータとして使用する。
【００１６】図２は本発明の一実施例で用いられる制御
データｄの構成を示す図である。図において、制御デー
タｄのＬＳＢから２n ビット（ｎ：素材数）に相当する
データＤ０〜Ｄ４は素材クロスポイントデータ（１〜１
６）として用いられ、その他のデータＤ５〜Ｄ８は素材
アドレスとして使用される。例えば、１６（出力）×４
８（素材）のマトリクスを３枚のマトリクスボードで構
成する場合、各マトリクスボードは１６（出力）×１６
（素材）となるので、素材を指示するアドレスを制御デ
ータｄで表す場合、下位４ビットのデータＤ０〜Ｄ４が
各マトリクスボード内のクロスポイントを、上位４ビッ
トのデータＤ５〜Ｄ８が各マトリクスボードを示す情報
を表すこととなる。
データｄの構成を示す図である。図において、制御デー
タｄのＬＳＢから２n ビット（ｎ：素材数）に相当する
データＤ０〜Ｄ４は素材クロスポイントデータ（１〜１
６）として用いられ、その他のデータＤ５〜Ｄ８は素材
アドレスとして使用される。例えば、１６（出力）×４
８（素材）のマトリクスを３枚のマトリクスボードで構
成する場合、各マトリクスボードは１６（出力）×１６
（素材）となるので、素材を指示するアドレスを制御デ
ータｄで表す場合、下位４ビットのデータＤ０〜Ｄ４が
各マトリクスボード内のクロスポイントを、上位４ビッ
トのデータＤ５〜Ｄ８が各マトリクスボードを示す情報
を表すこととなる。
【００１７】図３は本発明の一実施例によるマトリクス
の構成を示すブロック図である。図において、Ｍ（出
力）×Ｎ（素材）（Ｍ，Ｎは正の整数）のマトリクスは
ｍ（出力）×ｎ（素材）（ｍ，ｎは正の整数でかつＭ＞
ｍ，Ｎ＞ｎ）の小さなマトリクスボード１２〜１４から
構成され、マトリクスボード１２〜１４各々はＣＰＵボ
ード１１に接続されたＣＰＵバス１００に接続されてい
る。
の構成を示すブロック図である。図において、Ｍ（出
力）×Ｎ（素材）（Ｍ，Ｎは正の整数）のマトリクスは
ｍ（出力）×ｎ（素材）（ｍ，ｎは正の整数でかつＭ＞
ｍ，Ｎ＞ｎ）の小さなマトリクスボード１２〜１４から
構成され、マトリクスボード１２〜１４各々はＣＰＵボ
ード１１に接続されたＣＰＵバス１００に接続されてい
る。
【００１８】尚、ＣＰＵバス１００には外部からの制御
信号を入力するためのインタフェース部（Ｉ／Ｆ）１５
が接続されている。また、マトリクスボード１２〜１４
各々は上記の図１に示すマトリクスボードと同様の構成
となっている。
信号を入力するためのインタフェース部（Ｉ／Ｆ）１５
が接続されている。また、マトリクスボード１２〜１４
各々は上記の図１に示すマトリクスボードと同様の構成
となっている。
【００１９】マトリクスを制御するＣＰＵボード１１は
マトリクスボード１２〜１４の出力に対応した制御アド
レスａに対して制御データｄを出力する。各マトリクス
ボード１２〜１４は制御アドレスａと出力アドレス（各
マトリクスボード１２〜１４で予め設定してあるアドレ
ス）ｂａとの比較をアドレス比較器１で行う。アドレス
比較器１は出力アドレスｂａと制御アドレスａとの比較
を順次行い、それらアドレスの比較データａｃｏｍｐを
制御部３に出力する。
マトリクスボード１２〜１４の出力に対応した制御アド
レスａに対して制御データｄを出力する。各マトリクス
ボード１２〜１４は制御アドレスａと出力アドレス（各
マトリクスボード１２〜１４で予め設定してあるアドレ
ス）ｂａとの比較をアドレス比較器１で行う。アドレス
比較器１は出力アドレスｂａと制御アドレスａとの比較
を順次行い、それらアドレスの比較データａｃｏｍｐを
制御部３に出力する。
【００２０】また、図２で示すように、制御データｄの
うちのデータＤ５〜Ｄ８を素材アドレスｓａとして使用
し、この制御データｄの一部（データＤ５〜Ｄ８）と予
め設定されたマトリクスボード１２〜１４の素材アドレ
スｓａとの比較をデータ比較器２で行う。データ比較器
２は制御データｄの一部と素材アドレスｓａとの比較を
行い、それらアドレスの比較データｄｃｏｍｐを制御部
３に出力する。
うちのデータＤ５〜Ｄ８を素材アドレスｓａとして使用
し、この制御データｄの一部（データＤ５〜Ｄ８）と予
め設定されたマトリクスボード１２〜１４の素材アドレ
スｓａとの比較をデータ比較器２で行う。データ比較器
２は制御データｄの一部と素材アドレスｓａとの比較を
行い、それらアドレスの比較データｄｃｏｍｐを制御部
３に出力する。
【００２１】制御部３はアドレス比較器１の比較データ
ａｃｏｍｐとデータ比較器２の比較データｄｃｏｍｐと
から制御信号ｃｏｎｔを生成してマトリクス部４に出力
する。すなわち、制御部３はアドレス比較器１の比較デ
ータａｃｏｍｐが不一致を示す場合、マトリクス部４へ
の制御を禁止する。
ａｃｏｍｐとデータ比較器２の比較データｄｃｏｍｐと
から制御信号ｃｏｎｔを生成してマトリクス部４に出力
する。すなわち、制御部３はアドレス比較器１の比較デ
ータａｃｏｍｐが不一致を示す場合、マトリクス部４へ
の制御を禁止する。
【００２２】また、制御部３はアドレス比較器１の比較
データａｃｏｍｐが一致を示す状態で、データ比較器２
の比較データｄｃｏｍｐが一致を示す場合、マトリクス
部４に対してオン制御を出力する。
データａｃｏｍｐが一致を示す状態で、データ比較器２
の比較データｄｃｏｍｐが一致を示す場合、マトリクス
部４に対してオン制御を出力する。
【００２３】さらに、制御部３はアドレス比較器１の比
較データａｃｏｍｐが一致を示す状態で、データ比較器
２の比較データｄｃｏｍｐが不一致を示す場合、マトリ
クス部４に対してオフ制御を出力する。
較データａｃｏｍｐが一致を示す状態で、データ比較器
２の比較データｄｃｏｍｐが不一致を示す場合、マトリ
クス部４に対してオフ制御を出力する。
【００２４】ここで、制御部３はアドレス比較器１の比
較データａｃｏｍｐとデータ比較器２の比較データｄｃ
ｏｍｐとＣＰＵボード１１からの書込み信号ｗとが入力
されると、上記の制御信号ｃｏｎｔを生成する。
較データａｃｏｍｐとデータ比較器２の比較データｄｃ
ｏｍｐとＣＰＵボード１１からの書込み信号ｗとが入力
されると、上記の制御信号ｃｏｎｔを生成する。
【００２５】マトリクス部４は制御アドレスａと、制御
データｄの他のデータ（Ｄ０〜Ｄ４）（素材クロスポイ
ントデ一タ）と、制御部３からの制御信号ｃｏｎｔとに
よってクロスポイントを切替える。ここで、マトリクス
部４はクロスポイントオンによって、マトリクス部４で
以前取られているクロスポイントをオフする機能を有し
ている。
データｄの他のデータ（Ｄ０〜Ｄ４）（素材クロスポイ
ントデ一タ）と、制御部３からの制御信号ｃｏｎｔとに
よってクロスポイントを切替える。ここで、マトリクス
部４はクロスポイントオンによって、マトリクス部４で
以前取られているクロスポイントをオフする機能を有し
ている。
【００２６】これによって、マトリクスにおいて素材Ｎ
が増加しても、ＣＰＵボード１１からの制御は制御デー
タｄがそのまま増加されるだけなので、ＣＰＵバス１０
０で構成された小規模のマトリクスボード１２〜１４を
複数枚使用して大規模なマトリクスを構成する場合で
も、ＣＰＵボード１１がマトリクスボード１２〜１４の
構成を意識することなく、素材を指示する制御データｄ
を基にマトリクスボード１２〜１４を制御することが可
能となる。
が増加しても、ＣＰＵボード１１からの制御は制御デー
タｄがそのまま増加されるだけなので、ＣＰＵバス１０
０で構成された小規模のマトリクスボード１２〜１４を
複数枚使用して大規模なマトリクスを構成する場合で
も、ＣＰＵボード１１がマトリクスボード１２〜１４の
構成を意識することなく、素材を指示する制御データｄ
を基にマトリクスボード１２〜１４を制御することが可
能となる。
【００２７】図４は本発明の一実施例による１６（出
力）×４８（素材）のマトリクスの構成例を示す図であ
る。図において、１６（出力）×４８（素材）のマトリ
クスは３枚のマトリクスボード１２〜１４から構成され
ている。
力）×４８（素材）のマトリクスの構成例を示す図であ
る。図において、１６（出力）×４８（素材）のマトリ
クスは３枚のマトリクスボード１２〜１４から構成され
ている。
【００２８】マトリクスボード１２には１６（出力）×
１６（素材）のクロスポイント、すなわち１〜１６の素
材を１６個の出力に接続するためのポイントが設けられ
ており、制御データｄの一部（データＤ５〜Ｄ８）が
“００００”で、アドレス比較器１の比較データａｃｏ
ｍｐが一致を示す時に制御部３によってオン制御され
る。
１６（素材）のクロスポイント、すなわち１〜１６の素
材を１６個の出力に接続するためのポイントが設けられ
ており、制御データｄの一部（データＤ５〜Ｄ８）が
“００００”で、アドレス比較器１の比較データａｃｏ
ｍｐが一致を示す時に制御部３によってオン制御され
る。
【００２９】マトリクスボード１３には１６（出力）×
１６（素材）のクロスポイント、すなわち１７〜３２の
素材を１６個の出力に接続するためのポイントが設けら
れており、制御データｄの一部（データＤ５〜Ｄ８）が
“０００１”で、アドレス比較器１の比較データａｃｏ
ｍｐが一致を示す時に制御部３によってオン制御され
る。
１６（素材）のクロスポイント、すなわち１７〜３２の
素材を１６個の出力に接続するためのポイントが設けら
れており、制御データｄの一部（データＤ５〜Ｄ８）が
“０００１”で、アドレス比較器１の比較データａｃｏ
ｍｐが一致を示す時に制御部３によってオン制御され
る。
【００３０】マトリクスボード１４には１６（出力）×
１６（素材）のクロスポイント、すなわち３２〜４８の
素材を１６個の出力に接続するためのポイントが設けら
れており、制御データｄの一部（データＤ５〜Ｄ８）が
“００１０”で、アドレス比較器１の比較データａｃｏ
ｍｐが一致を示す時に制御部３によってオン制御され
る。したがって、例えばＣＰＵボード１１が出力１０を
指示しかつ素材１１を指示するとマトリクスボード１２
がオン制御され、出力１０を指示しかつ素材２１を指示
するとマトリクスボード１３がオン制御され、出力１０
を指示しかつ素材４１を指示するとマトリクスボード１
４がオン制御されることとなる。
１６（素材）のクロスポイント、すなわち３２〜４８の
素材を１６個の出力に接続するためのポイントが設けら
れており、制御データｄの一部（データＤ５〜Ｄ８）が
“００１０”で、アドレス比較器１の比較データａｃｏ
ｍｐが一致を示す時に制御部３によってオン制御され
る。したがって、例えばＣＰＵボード１１が出力１０を
指示しかつ素材１１を指示するとマトリクスボード１２
がオン制御され、出力１０を指示しかつ素材２１を指示
するとマトリクスボード１３がオン制御され、出力１０
を指示しかつ素材４１を指示するとマトリクスボード１
４がオン制御されることとなる。
【００３１】このように、Ｍ出力×Ｎ素材（Ｍ，Ｎは正
の整数）のマトリクスがｍ出力×ｎ素材（ｍ，ｎは正の
整数かつＭ＞ｍ，Ｎ＞ｎ）の小さなマトリクスボード１
２〜１４複数枚で構成されるスイッチャ装置において、
外部からの制御信号に応じてＣＰＵボード１１から出力
される制御アドレス（マトリクスボード１２〜１４の出
力アドレス）ａとマトリクスボード１２〜１４の出力ア
ドレスｂａとをアドレス比較器１で順次比較するととも
に、マトリクスボード１２〜１４内のクロスポイントを
示す下位ビットデータＤ０〜Ｄ４とマトリクスボード１
２〜１４各々を特定する上位ビットデータＤ５〜Ｄ８と
からなる制御データｄの一部とマトリクスボード１２〜
１４に予め付与された素材アドレスｓａとをデータ比較
器２で比較し、それらの比較結果を基にマトリクスボー
ド１２〜１４各々を制御部３がオンオフ制御することに
よって、小規模なマトリクスボード１２〜１４を使用し
て大規模なマトリクスを構成する際に、ＣＰＵボード１
１がマトリクスボード１２〜１４の構成を意識すること
なく、クロスポイントを制御することができる。
の整数）のマトリクスがｍ出力×ｎ素材（ｍ，ｎは正の
整数かつＭ＞ｍ，Ｎ＞ｎ）の小さなマトリクスボード１
２〜１４複数枚で構成されるスイッチャ装置において、
外部からの制御信号に応じてＣＰＵボード１１から出力
される制御アドレス（マトリクスボード１２〜１４の出
力アドレス）ａとマトリクスボード１２〜１４の出力ア
ドレスｂａとをアドレス比較器１で順次比較するととも
に、マトリクスボード１２〜１４内のクロスポイントを
示す下位ビットデータＤ０〜Ｄ４とマトリクスボード１
２〜１４各々を特定する上位ビットデータＤ５〜Ｄ８と
からなる制御データｄの一部とマトリクスボード１２〜
１４に予め付与された素材アドレスｓａとをデータ比較
器２で比較し、それらの比較結果を基にマトリクスボー
ド１２〜１４各々を制御部３がオンオフ制御することに
よって、小規模なマトリクスボード１２〜１４を使用し
て大規模なマトリクスを構成する際に、ＣＰＵボード１
１がマトリクスボード１２〜１４の構成を意識すること
なく、クロスポイントを制御することができる。
【００３２】
【発明の効果】以上説明したように本発明によれば、Ｍ
出力×Ｎ素材（Ｍ，Ｎは正の整数）のマトリクスがｍ出
力×ｎ素材（ｍ，ｎは正の整数かつＭ＞ｍ，Ｎ＞ｎ）の
小さなマトリクスボード複数枚で構成されるスイッチャ
装置において、外部からの制御信号に応じてマトリクス
ボードの出力アドレスを示す制御アドレスとマトリクス
ボードの出力アドレスとを順次比較するとともに、マト
リクスボード内のクロスポイントを示す下位ビットデー
タと複数枚のマトリクスボード各々を特定する上位ビッ
トデータとからなる制御データの一部とマトリクスボー
ドに予め付与された素材アドレスとを比較し、それらの
比較結果を基に複数枚のマトリクスボード各々をオンオ
フ制御することによって、小規模なマトリクスボードを
使用して大規模なマトリクスを構成する際にＣＰＵがボ
ード構成を意識することなく、クロスポイントを制御す
ることができるという効果がある。
出力×Ｎ素材（Ｍ，Ｎは正の整数）のマトリクスがｍ出
力×ｎ素材（ｍ，ｎは正の整数かつＭ＞ｍ，Ｎ＞ｎ）の
小さなマトリクスボード複数枚で構成されるスイッチャ
装置において、外部からの制御信号に応じてマトリクス
ボードの出力アドレスを示す制御アドレスとマトリクス
ボードの出力アドレスとを順次比較するとともに、マト
リクスボード内のクロスポイントを示す下位ビットデー
タと複数枚のマトリクスボード各々を特定する上位ビッ
トデータとからなる制御データの一部とマトリクスボー
ドに予め付与された素材アドレスとを比較し、それらの
比較結果を基に複数枚のマトリクスボード各々をオンオ
フ制御することによって、小規模なマトリクスボードを
使用して大規模なマトリクスを構成する際にＣＰＵがボ
ード構成を意識することなく、クロスポイントを制御す
ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例によるマトリクスボードの構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明の一実施例で用いられる制御データの構
成を示す図である。
成を示す図である。
【図３】本発明の一実施例によるマトリクスの構成を示
すブロック図である。
すブロック図である。
【図４】本発明の一実施例による１６（出力）×４８
（素材）のマトリクスの構成例を示す図である。
（素材）のマトリクスの構成例を示す図である。
【図５】（ａ）は従来の１６（出力）×４８（素材）の
マトリクスの構成例を示す図、（ｂ）は（ａ）における
アドレスの割当て例を示す図である。
マトリクスの構成例を示す図、（ｂ）は（ａ）における
アドレスの割当て例を示す図である。
【図６】（ａ）は従来の１６（出力）×４８（素材）の
マトリクスの他の構成例を示す図、（ｂ）は（ａ）にお
けるアドレスの割当て例を示す図である。
マトリクスの他の構成例を示す図、（ｂ）は（ａ）にお
けるアドレスの割当て例を示す図である。
１ アドレス比較器 ２ データ比較器 ３ 制御部 ４ マトリクス部 １１ ＣＰＵボード １２〜１４ マトリクスボード １５ インタフェース部
Claims (4)
- 【請求項１】 Ｍ出力×Ｎ素材（Ｍ，Ｎは正の整数）の
マトリクスがｍ出力×ｎ素材（ｍ，ｎは正の整数かつＭ
＞ｍ，Ｎ＞ｎ）の小さなマトリクスボード複数枚で構成
されるスイッチャ装置であって、外部からの制御信号に
応じて前記マトリクスボードの出力アドレスを示す制御
アドレス及び前記マトリクスボード内のクロスポイント
を示す下位ビットデータと前記複数枚のマトリクスボー
ド各々を特定する上位ビットデータとからなる制御デー
タを出力する手段と、前記制御アドレスと前記マトリク
スボードの出力アドレスとを順次比較するアドレス比較
手段と、前記制御データの一部と前記マトリクスボード
に予め付与された素材アドレスとを比較するデータ比較
手段と、前記アドレス比較手段の比較結果及び前記デー
タ比較手段の比較結果を基に前記複数枚のマトリクスボ
ード各々をオンオフ制御する制御手段とを有することを
特徴とするスイッチャ装置。 - 【請求項２】 前記データ比較手段は、前記制御データ
の上位ビットデータと前記素材アドレスとを比較するよ
う構成したことを特徴とする請求項１記載のスイッチャ
装置。 - 【請求項３】 前記制御手段は、前記アドレス比較手段
の比較結果と前記データ比較手段の比較結果と前記マト
リクスへの書込み信号とを基に前記複数枚のマトリクス
ボード各々にオンオフ制御信号を出力するよう構成した
ことを特徴とする請求項１または請求項２記載のスイッ
チャ装置。 - 【請求項４】 前記制御手段は、前記アドレス比較手段
が不一致を検出した時にその出力アドレスに対応するマ
トリクスボードへの制御を禁止し、前記アドレス比較手
段が一致を検出しかつ前記データ比較手段が一致を検出
した時に対応するマトリクスボードにオン制御を行い、
前記アドレス比較手段が一致を検出しかつ前記データ比
較手段が不一致を検出した時に対応するマトリクスボー
ドにオフ制御を行うよう構成したことを特徴とする請求
項１から請求項３のいずれか記載のスイッチャ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155170A JPH114382A (ja) | 1997-06-12 | 1997-06-12 | スイッチャ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155170A JPH114382A (ja) | 1997-06-12 | 1997-06-12 | スイッチャ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH114382A true JPH114382A (ja) | 1999-01-06 |
Family
ID=15600042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9155170A Withdrawn JPH114382A (ja) | 1997-06-12 | 1997-06-12 | スイッチャ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH114382A (ja) |
-
1997
- 1997-06-12 JP JP9155170A patent/JPH114382A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040907 |