JPH10207697A - プログラム領域選択方法 - Google Patents
プログラム領域選択方法Info
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- JPH10207697A JPH10207697A JP1128197A JP1128197A JPH10207697A JP H10207697 A JPH10207697 A JP H10207697A JP 1128197 A JP1128197 A JP 1128197A JP 1128197 A JP1128197 A JP 1128197A JP H10207697 A JPH10207697 A JP H10207697A
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- rom
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- 238000000034 method Methods 0.000 title claims abstract description 14
- 238000010187 selection method Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 6
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000004891 communication Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000013507 mapping Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】 各回路内のＣＰＵが実行するプログラムが異
なっていても、ＣＰＵ及びＲＯＭを含むハードウェアを
共通化し、製造工程の統一化や回路基板の共通化が可能
なプログラム領域選択方法。 【解決手段】 回路内にＣＰＵとＲＯＭが含まれ、前記
ＣＰＵがＲＯＭに格納されている複数のプログラム領域
のうちから実行すべきプログラム領域を自動的に選択す
る方法において、前記回路に電源が投入されると（Ｓ
Ｏ）、まず自己の基板のＩＤ情報を読込み（Ｓ１）、次
にこのＩＤ情報により実行すべきプログラム領域の選択
・設定を行い（Ｓ２）、その後一定時間経過後にＣＰＵ
をリセットし（Ｓ３）、このリセットの解除後に前記選
択・設定された運用プログラムを開始する（Ｓ４）方
法。
なっていても、ＣＰＵ及びＲＯＭを含むハードウェアを
共通化し、製造工程の統一化や回路基板の共通化が可能
なプログラム領域選択方法。 【解決手段】 回路内にＣＰＵとＲＯＭが含まれ、前記
ＣＰＵがＲＯＭに格納されている複数のプログラム領域
のうちから実行すべきプログラム領域を自動的に選択す
る方法において、前記回路に電源が投入されると（Ｓ
Ｏ）、まず自己の基板のＩＤ情報を読込み（Ｓ１）、次
にこのＩＤ情報により実行すべきプログラム領域の選択
・設定を行い（Ｓ２）、その後一定時間経過後にＣＰＵ
をリセットし（Ｓ３）、このリセットの解除後に前記選
択・設定された運用プログラムを開始する（Ｓ４）方
法。
Description
【０００１】
【発明の属する技術分野】本発明は、回路内にプロセッ
サ（以下ＣＰＵという）とＲＯＭ（読出専用メモリ）が
含まれ、ＣＰＵがＲＯＭに格納されている複数のプログ
ラム領域のうちから実行すべきプログラム領域を自動的
に選択する方法に関するものである。
サ（以下ＣＰＵという）とＲＯＭ（読出専用メモリ）が
含まれ、ＣＰＵがＲＯＭに格納されている複数のプログ
ラム領域のうちから実行すべきプログラム領域を自動的
に選択する方法に関するものである。
【０００２】
【従来の技術】現在基板回路内に、ＣＰＵとその実行プ
ログラムを格納したメモリ（例えばＲＯＭ等）を含む装
置は広く使用されている。例えば、通信制御装置の基板
回路内にも、ＣＰＵとその実行プログラムを格納したＲ
ＯＭを含んでいるが、接続するインタフェースや接続相
手のプロトコルによって、通信制御装置側のＣＰＵが実
行するプログラムは異なるため、ユーザシステム毎にプ
ログラムを変更する必要があった。そして現在の通信コ
ントローラにおいても、ＣＰＵのプログラムはＲＯＭに
書込まれているものが多いから、回路構成やユーザ別
に、各ＣＰＵによって実行されるそれぞれ異なるプログ
ラムが対応するＲＯＭに書込まれているのが現状であ
る。
ログラムを格納したメモリ（例えばＲＯＭ等）を含む装
置は広く使用されている。例えば、通信制御装置の基板
回路内にも、ＣＰＵとその実行プログラムを格納したＲ
ＯＭを含んでいるが、接続するインタフェースや接続相
手のプロトコルによって、通信制御装置側のＣＰＵが実
行するプログラムは異なるため、ユーザシステム毎にプ
ログラムを変更する必要があった。そして現在の通信コ
ントローラにおいても、ＣＰＵのプログラムはＲＯＭに
書込まれているものが多いから、回路構成やユーザ別
に、各ＣＰＵによって実行されるそれぞれ異なるプログ
ラムが対応するＲＯＭに書込まれているのが現状であ
る。
【０００３】
【発明が解決しようとする課題】しかしながら上記のよ
うに各ユーザ毎に異なるプログラムをＲＯＭに書込む方
式では、基板回路のハードウェア構成が同一又は共通部
が多い場合でも、ユーザ毎にそれぞれ異なるプログラム
の書込まれたＲＯＭの管理が複雑で管理・保守面での負
担が大きかった。またＲＯＭ内のプログラムの先頭アド
レスを物理的なスイッチ（例えばディップスイッチ等）
で切替えて使用する方式も考えられているが、現在のＣ
ＰＵのアドレスは、１６、３２ビット等とビット数が多
く、このアドレスビット毎に１つのスイッチを設ける必
要があるため、スイッチの数が多数となり、スイッチの
設定ミスによるトラブルが発生することもあった。また
上位プロセッサを設けて、下位プロセッサのメモリはＲ
ＡＭとし、ユーザ毎のプログラムを上位プロセッサから
下位プロセッサのＲＡＭにダウンロードする方式も考え
られるが、システムが複雑になるため装置を小型化する
ことはできなかった。
うに各ユーザ毎に異なるプログラムをＲＯＭに書込む方
式では、基板回路のハードウェア構成が同一又は共通部
が多い場合でも、ユーザ毎にそれぞれ異なるプログラム
の書込まれたＲＯＭの管理が複雑で管理・保守面での負
担が大きかった。またＲＯＭ内のプログラムの先頭アド
レスを物理的なスイッチ（例えばディップスイッチ等）
で切替えて使用する方式も考えられているが、現在のＣ
ＰＵのアドレスは、１６、３２ビット等とビット数が多
く、このアドレスビット毎に１つのスイッチを設ける必
要があるため、スイッチの数が多数となり、スイッチの
設定ミスによるトラブルが発生することもあった。また
上位プロセッサを設けて、下位プロセッサのメモリはＲ
ＡＭとし、ユーザ毎のプログラムを上位プロセッサから
下位プロセッサのＲＡＭにダウンロードする方式も考え
られるが、システムが複雑になるため装置を小型化する
ことはできなかった。
【０００４】
【課題を解決するための手段】本発明に係るプログラム
領域選択方法は、回路内にＣＰＵとＲＯＭが含まれ、前
記ＣＰＵがＲＯＭに格納されている複数のプログラム領
域のうちから実行すべきプログラム領域を自動的に選択
する方法において、前記回路内に情報設定器を設け、こ
の情報設定器に自己の回路の識別情報を予め設定してお
き、前記回路に電源が投入されると、まずＣＰＵは前記
情報設定器から自己の回路の識別情報を読込み、次にＣ
ＰＵは前記読込んだ識別情報によりＲＯＭに格納されて
いる複数のプログラム領域のうちどのプログラム領域を
実行すべきかを認識し、この実行すべきプログラム領域
の先頭アドレスを設定し、次に前記先頭アドレスが設定
されてから一定時間経過後にＣＰＵにリセット信号を供
給し、このリセット信号の解除後に、ＣＰＵは前記設定
された実行すべきプログラム領域の先頭アドレスからプ
ログラムを実行するようにしたものである。
領域選択方法は、回路内にＣＰＵとＲＯＭが含まれ、前
記ＣＰＵがＲＯＭに格納されている複数のプログラム領
域のうちから実行すべきプログラム領域を自動的に選択
する方法において、前記回路内に情報設定器を設け、こ
の情報設定器に自己の回路の識別情報を予め設定してお
き、前記回路に電源が投入されると、まずＣＰＵは前記
情報設定器から自己の回路の識別情報を読込み、次にＣ
ＰＵは前記読込んだ識別情報によりＲＯＭに格納されて
いる複数のプログラム領域のうちどのプログラム領域を
実行すべきかを認識し、この実行すべきプログラム領域
の先頭アドレスを設定し、次に前記先頭アドレスが設定
されてから一定時間経過後にＣＰＵにリセット信号を供
給し、このリセット信号の解除後に、ＣＰＵは前記設定
された実行すべきプログラム領域の先頭アドレスからプ
ログラムを実行するようにしたものである。
【０００５】その結果、ＣＰＵ及びＲＯＭを含む各回路
基板は、識別情報設定器の設定値が異なるのみで、その
他の部品、ハードウェアは同一となり、製造工程は統一
化でき、回路基板は共通化できる。
基板は、識別情報設定器の設定値が異なるのみで、その
他の部品、ハードウェアは同一となり、製造工程は統一
化でき、回路基板は共通化できる。
【０００６】
【発明の実施の形態】図１は本発明によるプログラム領
域選択方法を示す流れ図であり、図２は本発明に係るＲ
ＯＭマッピングの例を示す図であり、図３は本発明を実
施した基板回路の構成例を示す図である。図２のＲＯＭ
マッピング例においては、ＲＯＭアドレスは１６進表示
で００００［Ｈ］からＦＦＦＦ［Ｈ］までとしている。
そして００００［Ｈ］番地から図のハッチングで示され
る領域に図１のプログラムが格納され、４０００［Ｈ］
〜７ＦＦＦ［Ｈ］番地に運用プログラムＡが格納され、
８０００［Ｈ］〜ＢＦＦＦ［Ｈ］番地に運用プログラム
Ｂが格納され、Ｃ０００［Ｈ］〜ＦＦＦＦ［Ｈ］番地に
運用プログラムＣが格納されている。
域選択方法を示す流れ図であり、図２は本発明に係るＲ
ＯＭマッピングの例を示す図であり、図３は本発明を実
施した基板回路の構成例を示す図である。図２のＲＯＭ
マッピング例においては、ＲＯＭアドレスは１６進表示
で００００［Ｈ］からＦＦＦＦ［Ｈ］までとしている。
そして００００［Ｈ］番地から図のハッチングで示され
る領域に図１のプログラムが格納され、４０００［Ｈ］
〜７ＦＦＦ［Ｈ］番地に運用プログラムＡが格納され、
８０００［Ｈ］〜ＢＦＦＦ［Ｈ］番地に運用プログラム
Ｂが格納され、Ｃ０００［Ｈ］〜ＦＦＦＦ［Ｈ］番地に
運用プログラムＣが格納されている。
【０００７】図３の回路において、１はＣＰＵ、２はＲ
ＯＭ、３はＩＤ（Identificationの略語、識別の意）情
報設定器であり、この例では４ビットの情報を設定でき
るスイッチ（例えば短絡スイッチ等）で構成される。４
はアドレス設定レジスタであり、この例では４個のフリ
ップフロップで構成される。５はアドレスセレクタであ
り、ＣＰＵ１のアドレスバス（この例では１６ビットの
アドレスＡ15〜Ａ0 とする）から入力するＡ15〜Ａ13、
またはアドレス設定レジスタ４から入力するＦＡ15〜Ｆ
Ａ13のいずれか一方をセレクト信号に基づき選択出力し
て、ＲＡ15〜ＲＡ13としてＲＯＭ２へ供給する。６はデ
コード回路であり、アドレスＡ15〜Ａ０をデコード（解
読）してＩＤ読込指令を出力する。このＩＤ読込指令は
ＩＤ情報設定器３に供給される。７はタイマであり、ア
ドレス設定レジスタ４から出力されるセレクト信号を一
定時間遅延させ、この遅延した信号をＣＰＵリセット信
号としてＣＰＵ１に供給するために使用される。
ＯＭ、３はＩＤ（Identificationの略語、識別の意）情
報設定器であり、この例では４ビットの情報を設定でき
るスイッチ（例えば短絡スイッチ等）で構成される。４
はアドレス設定レジスタであり、この例では４個のフリ
ップフロップで構成される。５はアドレスセレクタであ
り、ＣＰＵ１のアドレスバス（この例では１６ビットの
アドレスＡ15〜Ａ0 とする）から入力するＡ15〜Ａ13、
またはアドレス設定レジスタ４から入力するＦＡ15〜Ｆ
Ａ13のいずれか一方をセレクト信号に基づき選択出力し
て、ＲＡ15〜ＲＡ13としてＲＯＭ２へ供給する。６はデ
コード回路であり、アドレスＡ15〜Ａ０をデコード（解
読）してＩＤ読込指令を出力する。このＩＤ読込指令は
ＩＤ情報設定器３に供給される。７はタイマであり、ア
ドレス設定レジスタ４から出力されるセレクト信号を一
定時間遅延させ、この遅延した信号をＣＰＵリセット信
号としてＣＰＵ１に供給するために使用される。
【０００８】図１の流れ図に従い、図２を参照し、図３
の動作を説明する。なお図１のＳに続く数値はステップ
番号を示す。まず回路の電源が投入されると（図１のＳ
Ｏを参照）、ＣＰＵ１はプログラム開始アドレス０００
０［Ｈ］番地（図２の該当番地参照）からプログラムを
スタートする。そしてプログラムの最初に設定してある
基板ＩＤ読込処理を行う（図１のＳ１を参照）。
の動作を説明する。なお図１のＳに続く数値はステップ
番号を示す。まず回路の電源が投入されると（図１のＳ
Ｏを参照）、ＣＰＵ１はプログラム開始アドレス０００
０［Ｈ］番地（図２の該当番地参照）からプログラムを
スタートする。そしてプログラムの最初に設定してある
基板ＩＤ読込処理を行う（図１のＳ１を参照）。
【０００９】即ち図３において、デコード回路６はアド
レスＡ１５〜Ａ0 をデコードしてＩＤ読込指令を出力し
てＩＤ情報設定器３へ供給する。ＣＰＵ１はＩＤ情報設
定器３内にあらかじめ設定されている各基板毎に異なる
ＩＤ情報をデータバスを介して読込む。この例では４つ
の短絡スイッチの設定により決まる４ビットのＩＤ情報
により１６種類の基板を識別できる。
レスＡ１５〜Ａ0 をデコードしてＩＤ読込指令を出力し
てＩＤ情報設定器３へ供給する。ＣＰＵ１はＩＤ情報設
定器３内にあらかじめ設定されている各基板毎に異なる
ＩＤ情報をデータバスを介して読込む。この例では４つ
の短絡スイッチの設定により決まる４ビットのＩＤ情報
により１６種類の基板を識別できる。
【００１０】次にＣＰＵ１は前記読込んだＩＤ情報に従
い運用プログラム領域の選択・設定処理を行う（図１の
Ｓ２を参照）。即ち図３のＣＰＵ１は、読込んだＩＤ情
報により、この基板が必要としている運用プログラムを
認識し、データバスを介して、運用プログラムを指示す
る４ビットデータＤ3 〜Ｄ0 をアドレス設定レジスタ４
に設定する。
い運用プログラム領域の選択・設定処理を行う（図１の
Ｓ２を参照）。即ち図３のＣＰＵ１は、読込んだＩＤ情
報により、この基板が必要としている運用プログラムを
認識し、データバスを介して、運用プログラムを指示す
る４ビットデータＤ3 〜Ｄ0 をアドレス設定レジスタ４
に設定する。
【００１１】アドレス設定レジスタ４は、設定された４
ビットのデータのうち、運用プログラムを指示する３ビ
ットＦＡ15〜ＦＡ13をアドレスの上位３ビットデータと
して、また１ビットをセレクト信号（アドレスバスのＡ
15〜Ａ13の代りに前記ＦＡ15〜ＦＡ13を選択して出力さ
せる制御信号）として、それぞれアドレスセレクタ５へ
供給する。また上記セレクト信号をタイマ７を介して一
定時間遅延させ、この遅延した信号をＣＰＵリセットパ
ルスとしてＣＰＵ１へ供給する。
ビットのデータのうち、運用プログラムを指示する３ビ
ットＦＡ15〜ＦＡ13をアドレスの上位３ビットデータと
して、また１ビットをセレクト信号（アドレスバスのＡ
15〜Ａ13の代りに前記ＦＡ15〜ＦＡ13を選択して出力さ
せる制御信号）として、それぞれアドレスセレクタ５へ
供給する。また上記セレクト信号をタイマ７を介して一
定時間遅延させ、この遅延した信号をＣＰＵリセットパ
ルスとしてＣＰＵ１へ供給する。
【００１２】アドレスセレクタ５の切換選択動作によっ
て、ＲＯＭ２に入力されるアドレスデータの上位３ビッ
トが初期プログラム領域のＡ15〜Ａ13から、突然運用プ
ログラム領域のＲＡ15〜ＲＡ13に変化するので、この基
板で必要とされる運用プログラムを実行することになる
が、ＲＯＭ２のプログラム領域の変更後にＣＰＵ１にリ
セットパルスが入力されるので、一旦ＣＰＵ１はリセッ
トされる（図１のＳ３を参照）。
て、ＲＯＭ２に入力されるアドレスデータの上位３ビッ
トが初期プログラム領域のＡ15〜Ａ13から、突然運用プ
ログラム領域のＲＡ15〜ＲＡ13に変化するので、この基
板で必要とされる運用プログラムを実行することになる
が、ＲＯＭ２のプログラム領域の変更後にＣＰＵ１にリ
セットパルスが入力されるので、一旦ＣＰＵ１はリセッ
トされる（図１のＳ３を参照）。
【００１３】このリセットパルスをＣＰＵ１に入力する
ことにより、ＣＰＵ１は暴走することなく、リセットパ
ルスの解除後、新たに設定された運用プログラム領域の
先頭アドレスからプログラムを実行してゆく（図１のＳ
４を参照）。
ことにより、ＣＰＵ１は暴走することなく、リセットパ
ルスの解除後、新たに設定された運用プログラム領域の
先頭アドレスからプログラムを実行してゆく（図１のＳ
４を参照）。
【００１４】以上説明したように本実施形態によれば、
各基板毎に設けられたＩＤ情報設定器３にあらかじめ設
定されたＩＤ情報を認識することで、複数の運用プログ
ラム及びそれに伴う軽微なハードウェアも含めて、複数
の運用系体から所望のものを選択して実行することがで
きる。その結果、ＣＰＵ及びＲＯＭを含む各回路基板
は、ＩＤ情報設定器３の設定値が異なるのみで、その他
の部品、ハードウェアは同一となり、製造工程は統一化
でき、回路基板は共通化できる等の面で大幅なコストメ
リットが得られる。
各基板毎に設けられたＩＤ情報設定器３にあらかじめ設
定されたＩＤ情報を認識することで、複数の運用プログ
ラム及びそれに伴う軽微なハードウェアも含めて、複数
の運用系体から所望のものを選択して実行することがで
きる。その結果、ＣＰＵ及びＲＯＭを含む各回路基板
は、ＩＤ情報設定器３の設定値が異なるのみで、その他
の部品、ハードウェアは同一となり、製造工程は統一化
でき、回路基板は共通化できる等の面で大幅なコストメ
リットが得られる。
【００１５】また本発明を通信制御回路のように、ハー
ドウェアの構成がアナログ部のドライバ／レシーバ回路
以外の回路はすべて共通で、親（１次）局と子（２次）
局のようにプログラムのみ異なるという回路基板に適用
すると、特に有効である。
ドウェアの構成がアナログ部のドライバ／レシーバ回路
以外の回路はすべて共通で、親（１次）局と子（２次）
局のようにプログラムのみ異なるという回路基板に適用
すると、特に有効である。
【００１６】また従来方式における一種類のＲＯＭに複
数の運用プログラムを格納しておき、アドレス線の各線
にそれぞれ設けられた多数のスイッチを操作して、所望
の運用プログラムを選択する方式に比較して、ＩＤ情報
設定器３に設けられるスイッチ数が少いので、操作ミス
の発生する可能性は大幅に低減され、また物理的にスイ
ッチ数が少いことより制御回路が小型化できるという効
果がある。
数の運用プログラムを格納しておき、アドレス線の各線
にそれぞれ設けられた多数のスイッチを操作して、所望
の運用プログラムを選択する方式に比較して、ＩＤ情報
設定器３に設けられるスイッチ数が少いので、操作ミス
の発生する可能性は大幅に低減され、また物理的にスイ
ッチ数が少いことより制御回路が小型化できるという効
果がある。
【００１７】また実施形態では、ハードウェア構成に共
通部品が多い回路について説明したが、ＣＰＵやＲＯＭ
の種別及び他のハードウェア構成が異なる場合でも、プ
ログラムの容量的に共有できるＲＯＭがある場合には、
本発明を適用して実施形態と同等の効果を得ることがで
きる。
通部品が多い回路について説明したが、ＣＰＵやＲＯＭ
の種別及び他のハードウェア構成が異なる場合でも、プ
ログラムの容量的に共有できるＲＯＭがある場合には、
本発明を適用して実施形態と同等の効果を得ることがで
きる。
【００１８】
【発明の効果】以上のように本発明によれば、回路内に
ＣＰＵとＲＯＭが含まれ、前記ＣＰＵがＲＯＭに格納さ
れている複数のプログラム領域のうちから実行すべきプ
ログラム領域を自動的に選択する方法において、前記回
路内に情報設定器を設け、この情報設定器に自己の回路
の識別情報を予め設定しておき、前記回路に電源が投入
されると、まずＣＰＵは前記情報設定器から自己の回路
の識別情報を読込み、次にＣＰＵは前記読込んだ識別情
報によりＲＯＭに格納されている複数のプログラム領域
のうちどのプログラム領域を実行すべきかを認識し、こ
の実行すべきプログラム領域の先頭アドレスを設定し、
次に前記先頭アドレスが設定されてから一定時間経過後
にＣＰＵにリセット信号を供給し、このリセット信号の
解除後に、ＣＰＵは前記設定された実行すべきプログラ
ム領域の先頭アドレスからプログラムを実行するように
したので、ＣＰＵ及びＲＯＭを含む各回路基板は、識別
情報設定器の設定値が異なるのみで、その他の部品、ハ
ードウェアは同一となり、製造工程は統一化でき、回路
基板は共通化できる等の面で大幅なコストメリットが得
られる。
ＣＰＵとＲＯＭが含まれ、前記ＣＰＵがＲＯＭに格納さ
れている複数のプログラム領域のうちから実行すべきプ
ログラム領域を自動的に選択する方法において、前記回
路内に情報設定器を設け、この情報設定器に自己の回路
の識別情報を予め設定しておき、前記回路に電源が投入
されると、まずＣＰＵは前記情報設定器から自己の回路
の識別情報を読込み、次にＣＰＵは前記読込んだ識別情
報によりＲＯＭに格納されている複数のプログラム領域
のうちどのプログラム領域を実行すべきかを認識し、こ
の実行すべきプログラム領域の先頭アドレスを設定し、
次に前記先頭アドレスが設定されてから一定時間経過後
にＣＰＵにリセット信号を供給し、このリセット信号の
解除後に、ＣＰＵは前記設定された実行すべきプログラ
ム領域の先頭アドレスからプログラムを実行するように
したので、ＣＰＵ及びＲＯＭを含む各回路基板は、識別
情報設定器の設定値が異なるのみで、その他の部品、ハ
ードウェアは同一となり、製造工程は統一化でき、回路
基板は共通化できる等の面で大幅なコストメリットが得
られる。
【図１】本発明によるプログラム領域選択方法を示す流
れ図である。
れ図である。
【図２】本発明に係るＲＯＭマッピングの例を示す図で
ある。
ある。
【図３】本発明を実施した基板回路の構成例を示す図で
ある。
ある。
１ ＣＰＵ ２ ＲＯＭ ３ ＩＤ情報設定器 ４ アドレス設定レジスタ ５ アドレスセレクタ ６ デコード回路 ７ タイマ
Claims (1)
- 【請求項１】 回路内にＣＰＵとＲＯＭが含まれ、前記
ＣＰＵがＲＯＭに格納されている複数のプログラム領域
のうちから実行すべきプログラム領域を自動的に選択す
る方法において、 前記回路内に情報設定器を設け、この情報設定器に自己
の回路の識別情報を予め設定しておき、 前記回路に電源が投入されると、まずＣＰＵは前記情報
設定器から自己の回路の識別情報を読込み、 次にＣＰＵは前記読込んだ識別情報によりＲＯＭに格納
されている複数のプログラム領域のうちどのプログラム
領域を実行すべきかを認識し、この実行すべきプログラ
ム領域の先頭アドレスを設定し、 次に前記先頭アドレスが設定されてから一定時間経過後
にＣＰＵにリセット信号を供給し、このリセット信号の
解除後に、ＣＰＵは前記設定された実行すべきプログラ
ム領域の先頭アドレスからプログラムを実行するように
したことを特徴とするプログラム領域選択方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128197A JPH10207697A (ja) | 1997-01-24 | 1997-01-24 | プログラム領域選択方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1128197A JPH10207697A (ja) | 1997-01-24 | 1997-01-24 | プログラム領域選択方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207697A true JPH10207697A (ja) | 1998-08-07 |
Family
ID=11773621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1128197A Withdrawn JPH10207697A (ja) | 1997-01-24 | 1997-01-24 | プログラム領域選択方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10207697A (ja) |
-
1997
- 1997-01-24 JP JP1128197A patent/JPH10207697A/ja not_active Withdrawn
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |