JPS6376052A - Cpu切替え方式 - Google Patents
Cpu切替え方式Info
- Publication number
- JPS6376052A JPS6376052A JP22237286A JP22237286A JPS6376052A JP S6376052 A JPS6376052 A JP S6376052A JP 22237286 A JP22237286 A JP 22237286A JP 22237286 A JP22237286 A JP 22237286A JP S6376052 A JPS6376052 A JP S6376052A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- switching
- specified
- program
- floppy disk
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012545 processing Methods 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims description 13
- 239000013256 coordination polymer Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔Ji!E要〕
記憶手段に格納されたプログラム内容の処理(データ処
理)が特定のCPUによって行われるようなシステムの
機器構成において、記憶手段の内容が示す記号によって
、記号が指定するCPUを判定する手段と、そのCPU
のデータバスへの切替え手段とを備え、自動的に指定C
PUに切替えてデータの処理を行うようにする。
理)が特定のCPUによって行われるようなシステムの
機器構成において、記憶手段の内容が示す記号によって
、記号が指定するCPUを判定する手段と、そのCPU
のデータバスへの切替え手段とを備え、自動的に指定C
PUに切替えてデータの処理を行うようにする。
末完IJ1はパソコン等の複数個のCPUを備えて記憶
手段のデータ処理を行うシステム構成において記憶−L
段の内容によって使用されるCPUが特定される場合の
切換方式に関し特に記憶手段に使用する特定のCPUを
プログラムしこの記号を・r(定及び切替えることによ
り1台のCPUを使用して自動的にデータ処理を行うも
のである。
手段のデータ処理を行うシステム構成において記憶−L
段の内容によって使用されるCPUが特定される場合の
切換方式に関し特に記憶手段に使用する特定のCPUを
プログラムしこの記号を・r(定及び切替えることによ
り1台のCPUを使用して自動的にデータ処理を行うも
のである。
第4図は従来のシステムにおける接続機器の構成とCP
UFJJNえ方式の一例を示す、この図において、符号
1.2及び3は1.複数処理袋を即ちCPUとして人々
CPU″A″ 、CPU″B″。
UFJJNえ方式の一例を示す、この図において、符号
1.2及び3は1.複数処理袋を即ちCPUとして人々
CPU″A″ 、CPU″B″。
CPU″C”を示す、4は処理指示操作用のキーボード
4aを接続するディスプレー、5は各種プログラムを内
蔵するフロッピーディスク、6はデータ出力部となるプ
リンタであり、何れもシステムのメインデータバスに接
続される機器を示す、7は回線、8はディップスイッチ
を示す、かかる処理装置において、フロッピーディスク
5が内蔵するデータをCPUにより処理する場合、従来
の方式においては、そのデータがとのCPUで処理され
るかを調べ、例えばCPU″A”による処理データであ
れば電源投入に先立ちディップスイッチをCPU″A”
に切替えて回路を設定していた。
4aを接続するディスプレー、5は各種プログラムを内
蔵するフロッピーディスク、6はデータ出力部となるプ
リンタであり、何れもシステムのメインデータバスに接
続される機器を示す、7は回線、8はディップスイッチ
を示す、かかる処理装置において、フロッピーディスク
5が内蔵するデータをCPUにより処理する場合、従来
の方式においては、そのデータがとのCPUで処理され
るかを調べ、例えばCPU″A”による処理データであ
れば電源投入に先立ちディップスイッチをCPU″A”
に切替えて回路を設定していた。
しかしながら、かかる凌来の方式においては手動による
切替え方式であるため記憶手段としてのフロッピーディ
スクのプログラムのCPU確認、照合等奢要し、切替え
に時間がかかり、又操作上のミスを発生させる等の問題
点があった。
切替え方式であるため記憶手段としてのフロッピーディ
スクのプログラムのCPU確認、照合等奢要し、切替え
に時間がかかり、又操作上のミスを発生させる等の問題
点があった。
本1IJiは従来のこのような問題点に着目してなされ
たものでその目的はプログラムにより指定するCPUの
判定と回路の切替え方式を提供するものである。
たものでその目的はプログラムにより指定するCPUの
判定と回路の切替え方式を提供するものである。
第1図は本発明に係るCPU切任え方式の原理及びシス
テム機器構成の例を示す。この図中、符号11,12.
及び13は複数個のCPU(それぞれCPU″八″、へ
PU″B”及びCPU″C”とする)を示す、lOは被
制御装置、15は記憶手段として用いられるフロッピー
ディスクを示し、何れもシステムを構成し、CPUのM
制御により夫々の機スオを行う、フロッピーディスク内
には各種プログラムと、このプログラムに対応して、当
該プログラムを実行するCPUを指定するCPU指定記
号とが格納されている。18はCPU指定記号の判定を
行う回路、19は記号判定回路18の判定に広きシステ
ムバスを指定されたCPUのデータバスに切替える回路
を示す、記号判定回路18及び切替え回路19は、電源
投入と同時に1個のCPU″八″1へによってフロッピ
ーディスク15の読み出し及びメモリーからのロードを
行い、フロッピーディスクのプログラムに応じ指定する
CPUを判定しデータバスを切替える処理を実行する1
段を構成する。従って指定CPU″A”11又はCPU
″B″12もしくはCPU″C”13は単独にデータ処
理を行うシステムとなる。符号14は被制御装置を示し
、前記CPUによる処理結果が送られたり、或はCPU
に対する処理要求を行う。
テム機器構成の例を示す。この図中、符号11,12.
及び13は複数個のCPU(それぞれCPU″八″、へ
PU″B”及びCPU″C”とする)を示す、lOは被
制御装置、15は記憶手段として用いられるフロッピー
ディスクを示し、何れもシステムを構成し、CPUのM
制御により夫々の機スオを行う、フロッピーディスク内
には各種プログラムと、このプログラムに対応して、当
該プログラムを実行するCPUを指定するCPU指定記
号とが格納されている。18はCPU指定記号の判定を
行う回路、19は記号判定回路18の判定に広きシステ
ムバスを指定されたCPUのデータバスに切替える回路
を示す、記号判定回路18及び切替え回路19は、電源
投入と同時に1個のCPU″八″1へによってフロッピ
ーディスク15の読み出し及びメモリーからのロードを
行い、フロッピーディスクのプログラムに応じ指定する
CPUを判定しデータバスを切替える処理を実行する1
段を構成する。従って指定CPU″A”11又はCPU
″B″12もしくはCPU″C”13は単独にデータ処
理を行うシステムとなる。符号14は被制御装置を示し
、前記CPUによる処理結果が送られたり、或はCPU
に対する処理要求を行う。
CPU″A”によりロードされたデータはプログラムに
より指定CPU情報を判定回路18に入力する0判定回
路18は論理回路により指定CPUに対応する信号を切
替回路19に出力する。切替回路は夫々指定温時により
有効となるドライバ一手段を持ちこれによって指定CP
Uのバス回路を構成する。
より指定CPU情報を判定回路18に入力する0判定回
路18は論理回路により指定CPUに対応する信号を切
替回路19に出力する。切替回路は夫々指定温時により
有効となるドライバ一手段を持ちこれによって指定CP
Uのバス回路を構成する。
第2図は、本発明のCPU切替え方式を実行するのに用
いられる判定回路18と切替回路19の構成及び接続状
態の詳細を示すブロック図である。r(定回路18は、
クロック入力端子30と、CPU”A″、CPU″B″
、CPU″C′のそれぞれに対応する記号信号が入力さ
れる入力端子31.32.33と、リセット入力端子3
4を有する一方、各CPU″A” 、”B” 、“C”
に対応する出力端子35,36.37を有するFF(フ
リップフロップ)レジスタ27と、CPU“A″及びC
PU″B″に対応するFFレジスタ27の出力信号線に
それぞれ接続されたインバータ28.29とから構成さ
れている。また切替回路19は、FFレジスタ27から
の各CPU″A”、“B”、“C”に対応する出力信号
がそれぞれ入力されるドライバー″A″21.ドライバ
ー“B”22.ドライバー″C″23から成り、これら
のドライバー21.22.23には各CPUII 、1
2.13用のバス24 、25 。
いられる判定回路18と切替回路19の構成及び接続状
態の詳細を示すブロック図である。r(定回路18は、
クロック入力端子30と、CPU”A″、CPU″B″
、CPU″C′のそれぞれに対応する記号信号が入力さ
れる入力端子31.32.33と、リセット入力端子3
4を有する一方、各CPU″A” 、”B” 、“C”
に対応する出力端子35,36.37を有するFF(フ
リップフロップ)レジスタ27と、CPU“A″及びC
PU″B″に対応するFFレジスタ27の出力信号線に
それぞれ接続されたインバータ28.29とから構成さ
れている。また切替回路19は、FFレジスタ27から
の各CPU″A”、“B”、“C”に対応する出力信号
がそれぞれ入力されるドライバー″A″21.ドライバ
ー“B”22.ドライバー″C″23から成り、これら
のドライバー21.22.23には各CPUII 、1
2.13用のバス24 、25 。
26がそれぞれ接続されると共に、各ドライバー21.
22.23からの出力バスは一体化してシステムバスと
なる。CPUII、12.13のうち、CPU″A″1
1は、電源オンのリセット状態で最初に動作するように
構成される。
22.23からの出力バスは一体化してシステムバスと
なる。CPUII、12.13のうち、CPU″A″1
1は、電源オンのリセット状態で最初に動作するように
構成される。
かかる構成において、第3図中ステップ(以下STとい
う)1に示すように、FFレジスタ27が電源オンによ
ってリセット信号を出力すると判定回路18の出力はす
べてOとなる。
う)1に示すように、FFレジスタ27が電源オンによ
ってリセット信号を出力すると判定回路18の出力はす
べてOとなる。
今記号Aがプログラムにより入力されると論理ゲートに
よりレジスタ17は“A”を出力し、これによりドライ
バー“A”がON、他はOFFとなる。ドライバー“B
”及びドライバー″C′への信()線にはインバーター
18及び19が入っているので各ドライバー状態は ドライバー“A” L” ドライバー“B″ “H″ ドライバー“C″ H″ となる、これにより、Sr1に示すように電源ONにお
いてCPU″A”が選択される。Sr1において選択さ
れたCPU″A″11は、Sr1において、フロッピー
ディスク15からデータを読出し、その内容をメモリー
lOにセーブする。
よりレジスタ17は“A”を出力し、これによりドライ
バー“A”がON、他はOFFとなる。ドライバー“B
”及びドライバー″C′への信()線にはインバーター
18及び19が入っているので各ドライバー状態は ドライバー“A” L” ドライバー“B″ “H″ ドライバー“C″ H″ となる、これにより、Sr1に示すように電源ONにお
いてCPU″A”が選択される。Sr1において選択さ
れたCPU″A″11は、Sr1において、フロッピー
ディスク15からデータを読出し、その内容をメモリー
lOにセーブする。
フロッピーディスク15にはデータ処理に使用するCP
Uを指定するプログラム即ち記号が含まれている。そし
て前記CPU”A”11は、Sr1においてCPUを指
定する記号をメモリーlOからロードし、この記号情報
を判定回路18に入力する9判定回路18に記号情報を
入力した後CPU″A”11は、Sr1において前記記
号情報がCPU″A″ll自身を指定するものであるか
否か判定し、YESであればSr1においてドライバー
“A″21をオン動作させてそのCPU“A″11の処
理を開始させる。Sr1においてNoと判定されるとC
PU”A″11の処理はSr7に移行し、この処理ステ
ップで記号情報がCPU″B″を指定するものであるか
否かを判断する。このステップでYESとなればSr1
においてドライバー“B”22をオン動作させてCPU
″B″12の処理を開始させる一方、NoであればSr
1に移行し記号情報がCPU″C”13を指定するもの
であるか否かを判断する。このステップにおいてYES
であれば5TIOにおいてドライバー“C″23をオン
動作させることによりCPU″C″13の処理を開始さ
せる。Sr1をおいてもNoと判断されたときはCPU
″A″11は5TIIに移行してエラーメツセージを発
し一連のCPU切替え処理動作を終了する。
Uを指定するプログラム即ち記号が含まれている。そし
て前記CPU”A”11は、Sr1においてCPUを指
定する記号をメモリーlOからロードし、この記号情報
を判定回路18に入力する9判定回路18に記号情報を
入力した後CPU″A”11は、Sr1において前記記
号情報がCPU″A″ll自身を指定するものであるか
否か判定し、YESであればSr1においてドライバー
“A″21をオン動作させてそのCPU“A″11の処
理を開始させる。Sr1においてNoと判定されるとC
PU”A″11の処理はSr7に移行し、この処理ステ
ップで記号情報がCPU″B″を指定するものであるか
否かを判断する。このステップでYESとなればSr1
においてドライバー“B”22をオン動作させてCPU
″B″12の処理を開始させる一方、NoであればSr
1に移行し記号情報がCPU″C”13を指定するもの
であるか否かを判断する。このステップにおいてYES
であれば5TIOにおいてドライバー“C″23をオン
動作させることによりCPU″C″13の処理を開始さ
せる。Sr1をおいてもNoと判断されたときはCPU
″A″11は5TIIに移行してエラーメツセージを発
し一連のCPU切替え処理動作を終了する。
以−1;説明したように、本発明によれば複数のCPU
を備えたデータ処理装置において、記憶手段内に使用す
るべきCPUを指定するデータを格納しておき、初期動
作時にこのCPU指定データを解読することによってい
ずれかのCPUの動作開始を行なうようにしたため、C
PU切替えのための時間的な効率が向−1ニする上、操
作上の誤りをなくすことが出来る等種々の効果が得られ
る。
を備えたデータ処理装置において、記憶手段内に使用す
るべきCPUを指定するデータを格納しておき、初期動
作時にこのCPU指定データを解読することによってい
ずれかのCPUの動作開始を行なうようにしたため、C
PU切替えのための時間的な効率が向−1ニする上、操
作上の誤りをなくすことが出来る等種々の効果が得られ
る。
第1図は木9.用の原理を示す図、第2図は未発IJI
のCPU切替え方式を実行するための判定回路と切替回
路の構成例を示すブロック図、第3図は本発明の方式の
実施手順を示すフローチャート、第4図は従来のCPU
切替方式を採用しているデータ処理装置の一例を示すブ
ロック図である。 11.12.13・・・CPU 14・・・被制御装置 15・・・フロッピーディスク(記憶手段)18・・・
判定回路 19・・・切替回路 21.22.23・・・ドライバ 27・・・FFレジスタ
のCPU切替え方式を実行するための判定回路と切替回
路の構成例を示すブロック図、第3図は本発明の方式の
実施手順を示すフローチャート、第4図は従来のCPU
切替方式を採用しているデータ処理装置の一例を示すブ
ロック図である。 11.12.13・・・CPU 14・・・被制御装置 15・・・フロッピーディスク(記憶手段)18・・・
判定回路 19・・・切替回路 21.22.23・・・ドライバ 27・・・FFレジスタ
Claims (1)
- 複数個のCPUと、システムバスによって各CPUと接
続される記憶手段とを備えるデータ処理装置において、
記憶手段の中にプログラムを実行するCPUを指定する
記号を付与し、この付与されたCPU指定記号によって
、使用するCPUを指定選択する判定回路と、判定回路
の判定結果に基づいてシステムバスを指定されたCPU
のバスに切替え接続する切替え回路とを有し、複数個の
CPUの中から指定CPUを自動的に選択して切替えた
上、記憶手段に格納されたプログラム内容を処理するこ
とを特徴とするCPU切替え方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22237286A JPS6376052A (ja) | 1986-09-19 | 1986-09-19 | Cpu切替え方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP22237286A JPS6376052A (ja) | 1986-09-19 | 1986-09-19 | Cpu切替え方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6376052A true JPS6376052A (ja) | 1988-04-06 |
Family
ID=16781319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP22237286A Pending JPS6376052A (ja) | 1986-09-19 | 1986-09-19 | Cpu切替え方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6376052A (ja) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60142744A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | 多重言語処理システム |
JPS62251867A (ja) * | 1986-04-24 | 1987-11-02 | Hitachi Ltd | マルチプロセツサシステム |
-
1986
- 1986-09-19 JP JP22237286A patent/JPS6376052A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60142744A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | 多重言語処理システム |
JPS62251867A (ja) * | 1986-04-24 | 1987-11-02 | Hitachi Ltd | マルチプロセツサシステム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5600807A (en) | Programmable controller capable of updating a user program during operation by switching between user program memories | |
JPH02156334A (ja) | 情報処理装置 | |
JPS6376052A (ja) | Cpu切替え方式 | |
US4807178A (en) | Programmable sequence controller having indirect and direct input/output apparatus | |
JP2677458B2 (ja) | システムコール実行装置 | |
JPS5854418A (ja) | 割込み処理方式 | |
JPH08147013A (ja) | プログラマブルコントローラ | |
JP2000057081A (ja) | 情報処理装置 | |
JPH0256644A (ja) | マイクロプロセッサ用デバッグ装置 | |
JPH05282232A (ja) | 装置制御機構 | |
JPH01116737A (ja) | 電源制御装置 | |
JPH05241853A (ja) | プログラマブルコントローラ | |
JPH0670768B2 (ja) | 電源投入制御方式 | |
JPH05197451A (ja) | 情報処理装置 | |
JPS62251832A (ja) | 電子計算機システム | |
JPH0981275A (ja) | 演算処理装置 | |
JPS63168729A (ja) | マイクロプロセツサ | |
JPH0578860B2 (ja) | ||
JPH0581446A (ja) | マイクロコントローラの内/外部rom切替方式 | |
JPH0786792B2 (ja) | 情報処理装置 | |
JPH01173249A (ja) | バス制御装置 | |
JPH01158551A (ja) | 入出力制御方式 | |
JPS6232745A (ja) | 回線処理システム | |
JPH0689349A (ja) | マイクロプロセッサ | |
JPH06222814A (ja) | プログラマブルコントローラの入出力装置 |