JPH1140812A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH1140812A JPH1140812A JP18967297A JP18967297A JPH1140812A JP H1140812 A JPH1140812 A JP H1140812A JP 18967297 A JP18967297 A JP 18967297A JP 18967297 A JP18967297 A JP 18967297A JP H1140812 A JPH1140812 A JP H1140812A
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Abstract
(57)【要約】
【課題】 製造工程数を低減し、特性変動を抑制した薄
膜トランジスタの製造方法を提供する。 【解決手段】 ＴＦＴ部１のチャネル部２０が汚染され
ないように保護していた、チャネル部２０やチャネル部
２０以外のゲート電極１２上方のポリシリコン膜１５上
のチャネル保護膜をウェットエッチングで全面エッチン
グし、その後にフォトレジスト４０を塗布し、このフォ
トレジスト４０をパターニングした後、このパターニン
グされたフォトレジスト４０をマスクとしてＴＦＴの半
導体薄膜であるポリシリコン膜１５をプラズマエッチン
グ法によりエッチングしてアイランドを形成すること
で、ＴＦＴ部１のソース・ドレイン部２６を形成する。
膜トランジスタの製造方法を提供する。 【解決手段】 ＴＦＴ部１のチャネル部２０が汚染され
ないように保護していた、チャネル部２０やチャネル部
２０以外のゲート電極１２上方のポリシリコン膜１５上
のチャネル保護膜をウェットエッチングで全面エッチン
グし、その後にフォトレジスト４０を塗布し、このフォ
トレジスト４０をパターニングした後、このパターニン
グされたフォトレジスト４０をマスクとしてＴＦＴの半
導体薄膜であるポリシリコン膜１５をプラズマエッチン
グ法によりエッチングしてアイランドを形成すること
で、ＴＦＴ部１のソース・ドレイン部２６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタの
製造方法に関し、さらに詳しくは、液晶表示装置等に用
いられるアクティブマトリクス基板の薄膜トランジスタ
の製造方法に関する。
製造方法に関し、さらに詳しくは、液晶表示装置等に用
いられるアクティブマトリクス基板の薄膜トランジスタ
の製造方法に関する。
【０００２】
【従来の技術】近年、透明な絶縁体基板上に薄膜トラン
ジスタ（以下、ＴＦＴと略記）をマトリクスアレイ状に
形成したＴＦＴ型アクティブマトリクスアレイ基板と液
晶とを組み合わせた液晶表示装置は、高集積化したＴＦ
Ｔ型アクティブマトリクスアレイ基板による高画素数の
液晶表示装置を目指した開発、商品化が進められてい
る。ＴＦＴ型アクティブマトリクスアレイ基板として
は、各画素部（セル）に対応する部分のＴＦＴの半導体
薄膜に非晶質膜、例えばアモルファスＳｉ（ａ−Ｓｉ）
膜を用いたａ−ＳｉＴＦＴを形成し、このａ−ＳｉＴＦ
Ｔの駆動は外部に設けたＭＯＳトランジスタ等の半導体
集積回路の駆動部により駆動するものと、セルのＴＦＴ
および駆動部のＴＦＴを全て多結晶シリコン膜（ポリシ
リコン）膜によるポリシリコンＴＦＴとし、これらを同
一絶縁体基板上に形成するもの等がある。
ジスタ（以下、ＴＦＴと略記）をマトリクスアレイ状に
形成したＴＦＴ型アクティブマトリクスアレイ基板と液
晶とを組み合わせた液晶表示装置は、高集積化したＴＦ
Ｔ型アクティブマトリクスアレイ基板による高画素数の
液晶表示装置を目指した開発、商品化が進められてい
る。ＴＦＴ型アクティブマトリクスアレイ基板として
は、各画素部（セル）に対応する部分のＴＦＴの半導体
薄膜に非晶質膜、例えばアモルファスＳｉ（ａ−Ｓｉ）
膜を用いたａ−ＳｉＴＦＴを形成し、このａ−ＳｉＴＦ
Ｔの駆動は外部に設けたＭＯＳトランジスタ等の半導体
集積回路の駆動部により駆動するものと、セルのＴＦＴ
および駆動部のＴＦＴを全て多結晶シリコン膜（ポリシ
リコン）膜によるポリシリコンＴＦＴとし、これらを同
一絶縁体基板上に形成するもの等がある。
【０００３】前者、即ちａ−ＳｉＴＦＴによるＴＦＴ型
アクティブマトリクスアレイ基板は、５００℃以下の低
温工程で形成することができ、ＴＦＴ型アクティブマト
リクスアレイ基板の絶縁体基板として低融点のガラス基
板を用いることができ、大面積のＴＦＴ型アクティブマ
トリクスアレイ基板の製造に適している。一方、後者、
即ちポリシリコンＴＦＴによるＴＦＴ型アクティブマト
リクスアレイ基板は、ポリシリコンＴＦＴをセルと駆動
部に用いるので、駆動部の高速動作を可能にするために
大きな移動度を持つポリシリコンＴＦＴにする必要があ
り、通常１０００℃程度の高温処理工程を必要とする。
そのため、ポリシリコンＴＦＴを用いるＴＦＴ型アクテ
ィブマトリクスアレイ基板は、ＴＦＴ型アクティブマト
リクスアレイ基板の透明な絶縁体基板として石英ガラス
基板が用いられ、小型、高画素数で高性能のＴＦＴ型ア
クティブマトリクスアレイ基板の製造に適している。
アクティブマトリクスアレイ基板は、５００℃以下の低
温工程で形成することができ、ＴＦＴ型アクティブマト
リクスアレイ基板の絶縁体基板として低融点のガラス基
板を用いることができ、大面積のＴＦＴ型アクティブマ
トリクスアレイ基板の製造に適している。一方、後者、
即ちポリシリコンＴＦＴによるＴＦＴ型アクティブマト
リクスアレイ基板は、ポリシリコンＴＦＴをセルと駆動
部に用いるので、駆動部の高速動作を可能にするために
大きな移動度を持つポリシリコンＴＦＴにする必要があ
り、通常１０００℃程度の高温処理工程を必要とする。
そのため、ポリシリコンＴＦＴを用いるＴＦＴ型アクテ
ィブマトリクスアレイ基板は、ＴＦＴ型アクティブマト
リクスアレイ基板の透明な絶縁体基板として石英ガラス
基板が用いられ、小型、高画素数で高性能のＴＦＴ型ア
クティブマトリクスアレイ基板の製造に適している。
【０００４】しかし近年、ガラス基板上に大きな移動度
を持つポリシリコンＴＦＴを形成する方法が開発され
た。この方法は、ガラス基板上に薄いａ−Ｓｉ膜を堆積
し、その後高エネルギーの短波長レーザ光によるパルス
照射、例えばエキシマレーザ光による照射で、ａ−Ｓｉ
膜を一旦溶融化して再結晶化させてポリシリコン膜に変
換させるものである。エキシマレーザ光は短波長光の高
エネルギーパルスレーザ光であり、エキシマレーザ光の
パルス幅の狭い極短時間の照射で、ａ−Ｓｉ膜は溶融化
する程度の温度になるが、ａ−Ｓｉ膜の熱容量は小さい
ために、エキシマレーザのパルスレーザ光照射後のａ−
Ｓｉ膜からガラス基板に流れる熱量は小さく、従ってガ
ラス基板の温度上昇は僅かなものとなり、ガラス基板の
温度上昇により破損や変形は全くない。上述した方法に
よれば、大面積で高画素、高性能のＴＦＴ型アクティブ
マトリクスアレイ基板の作製ができる。
を持つポリシリコンＴＦＴを形成する方法が開発され
た。この方法は、ガラス基板上に薄いａ−Ｓｉ膜を堆積
し、その後高エネルギーの短波長レーザ光によるパルス
照射、例えばエキシマレーザ光による照射で、ａ−Ｓｉ
膜を一旦溶融化して再結晶化させてポリシリコン膜に変
換させるものである。エキシマレーザ光は短波長光の高
エネルギーパルスレーザ光であり、エキシマレーザ光の
パルス幅の狭い極短時間の照射で、ａ−Ｓｉ膜は溶融化
する程度の温度になるが、ａ−Ｓｉ膜の熱容量は小さい
ために、エキシマレーザのパルスレーザ光照射後のａ−
Ｓｉ膜からガラス基板に流れる熱量は小さく、従ってガ
ラス基板の温度上昇は僅かなものとなり、ガラス基板の
温度上昇により破損や変形は全くない。上述した方法に
よれば、大面積で高画素、高性能のＴＦＴ型アクティブ
マトリクスアレイ基板の作製ができる。
【０００５】ここでは、上述した透明な絶縁体基板とし
てガラス基板を用い、エキシマレーザ光の照射により、
ａ−Ｓｉ膜をポリシリコン膜化し、このポリシリコン膜
を用いるＴＦＴ型アクティブマトリクスアレイ基板のＴ
ＦＴの製造方法の一例を、図３および図４を参照して説
明する。
てガラス基板を用い、エキシマレーザ光の照射により、
ａ−Ｓｉ膜をポリシリコン膜化し、このポリシリコン膜
を用いるＴＦＴ型アクティブマトリクスアレイ基板のＴ
ＦＴの製造方法の一例を、図３および図４を参照して説
明する。
【０００６】まず、図３（ａ）に示すように、ＴＦＴ型
アクティブマトリクスアレイ基板の透明な絶縁体基板で
あるガラス基板１１にＴＦＴ部１のゲート電極とするＭ
ｏ膜を堆積し、このＭｏ膜をパターニングしてゲート電
極１２を形成する。その後、プラズマＣＶＤ法により、
ゲート絶縁膜とするプラズマＣＶＤＳｉＮ膜（Ｐ−Ｓｉ
Ｎ膜）１３とプラズマＣＶＤＳｉＯ2 膜（Ｐ−ＳｉＯ2
膜）１４とを堆積する。更にその後、プラズマＣＶＤ法
により、ａ−Ｓｉ膜を堆積する。一般にプラズマＣＶＤ
法により形成されたａ−Ｓｉ膜には、多量の水素原子が
含有されている。このａ−Ｓｉ膜中の多量の水素原子
は、次工程のエキシマレーザ光照射によるａ−Ｓｉ膜の
ポリシリコン膜への変換に際し、均一なポリシリコン膜
形成の障害となる。そこで、ａ−Ｓｉ膜の水素原子を放
出させる熱処理、例えば約４００℃、２時間程度の熱処
理を行う。
アクティブマトリクスアレイ基板の透明な絶縁体基板で
あるガラス基板１１にＴＦＴ部１のゲート電極とするＭ
ｏ膜を堆積し、このＭｏ膜をパターニングしてゲート電
極１２を形成する。その後、プラズマＣＶＤ法により、
ゲート絶縁膜とするプラズマＣＶＤＳｉＮ膜（Ｐ−Ｓｉ
Ｎ膜）１３とプラズマＣＶＤＳｉＯ2 膜（Ｐ−ＳｉＯ2
膜）１４とを堆積する。更にその後、プラズマＣＶＤ法
により、ａ−Ｓｉ膜を堆積する。一般にプラズマＣＶＤ
法により形成されたａ−Ｓｉ膜には、多量の水素原子が
含有されている。このａ−Ｓｉ膜中の多量の水素原子
は、次工程のエキシマレーザ光照射によるａ−Ｓｉ膜の
ポリシリコン膜への変換に際し、均一なポリシリコン膜
形成の障害となる。そこで、ａ−Ｓｉ膜の水素原子を放
出させる熱処理、例えば約４００℃、２時間程度の熱処
理を行う。
【０００７】次に、エキシマレーザ光をａ−Ｓｉ膜に照
射して、ａ−Ｓｉ膜を一旦溶融化して再結晶化し、ポリ
シリコン膜１５に変換する。このポリシリコン膜１５を
ＴＦＴ部１の半導体薄膜とする。その後、プラズマＣＶ
Ｄ法により、プラズマＣＶＤＳｉＯ2 膜（Ｐ−ＳｉＯ2
膜）１６を堆積する。
射して、ａ−Ｓｉ膜を一旦溶融化して再結晶化し、ポリ
シリコン膜１５に変換する。このポリシリコン膜１５を
ＴＦＴ部１の半導体薄膜とする。その後、プラズマＣＶ
Ｄ法により、プラズマＣＶＤＳｉＯ2 膜（Ｐ−ＳｉＯ2
膜）１６を堆積する。
【０００８】次に、図３（ｂ）に示すように、フォトレ
ジスト１７を塗布した後、ガラス基板１１の下方よりの
フォトレジスト１７の露光処理で、ゲート電極１２をマ
スクにしたセルフアライメントでゲート電極１２の上方
にゲート電極１２形状とほぼ等しいパターンが形成され
るようなパターニングをする。その後、このパターニン
グされたフォトレジスト１７をマスクとして、Ｐ−Ｓｉ
Ｏ2 膜１６をパターニングすることで、ゲート電極１２
の上方、即ちＴＦＴ部１の後述するチャネル部２０とな
るポリシリコン膜１５上や、ＴＦＴ部１のチャネル部以
外の、ゲート配線を構成する部分のゲート電極１２上方
のポリシリコン膜１５上にチャネル保護膜１８が形成さ
れる。
ジスト１７を塗布した後、ガラス基板１１の下方よりの
フォトレジスト１７の露光処理で、ゲート電極１２をマ
スクにしたセルフアライメントでゲート電極１２の上方
にゲート電極１２形状とほぼ等しいパターンが形成され
るようなパターニングをする。その後、このパターニン
グされたフォトレジスト１７をマスクとして、Ｐ−Ｓｉ
Ｏ2 膜１６をパターニングすることで、ゲート電極１２
の上方、即ちＴＦＴ部１の後述するチャネル部２０とな
るポリシリコン膜１５上や、ＴＦＴ部１のチャネル部以
外の、ゲート配線を構成する部分のゲート電極１２上方
のポリシリコン膜１５上にチャネル保護膜１８が形成さ
れる。
【０００９】次に、後述するＬＤＤ（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）部２３を形成するため、不純
物とするガス、例えばＮ型不純物となるＰＨ3 ガスをイ
オン化した後質量分離をせずに被処理基板に打ち込むイ
オンドーピング法を用い、上述したパターニングされた
フォトレジスト１７をマスクとして、ポリシリコン膜１
５に低濃度の不純物をドーピングし、ポリシリコン膜１
５のＮ型領域１９を形成する。ここで、ゲート電極１２
の上方のＮ型領域１９に挟まれたポリシリコン膜１５部
はＴＦＴ部１のチャネル部２０となる。
Ｄｏｐｅｄ Ｄｒａｉｎ）部２３を形成するため、不純
物とするガス、例えばＮ型不純物となるＰＨ3 ガスをイ
オン化した後質量分離をせずに被処理基板に打ち込むイ
オンドーピング法を用い、上述したパターニングされた
フォトレジスト１７をマスクとして、ポリシリコン膜１
５に低濃度の不純物をドーピングし、ポリシリコン膜１
５のＮ型領域１９を形成する。ここで、ゲート電極１２
の上方のＮ型領域１９に挟まれたポリシリコン膜１５部
はＴＦＴ部１のチャネル部２０となる。
【００１０】次に、図３（ｃ）に示すように、フォトレ
ジスト１７を除去後に、新たなフォトレジスト２１を塗
布し、後述するソース・ドレイン部２６を形成するため
のパターニングする。その後、例えばＮ型不純物となる
ＰＨ3 ガスを用いたイオンドーピング法を用い、上述し
たパターニングされたフォトレジスト２１をマスクとし
て、ポリシリコン膜１５に高濃度の不純物をドーピング
し、ポリシリコン膜１５のＮ+ 型領域２２を形成する。
このＮ+ 型領域２２からチャネル部２０までの、Ｎ型領
域１９がＴＦＴ部１のＬＤＤ部２３となる。
ジスト１７を除去後に、新たなフォトレジスト２１を塗
布し、後述するソース・ドレイン部２６を形成するため
のパターニングする。その後、例えばＮ型不純物となる
ＰＨ3 ガスを用いたイオンドーピング法を用い、上述し
たパターニングされたフォトレジスト２１をマスクとし
て、ポリシリコン膜１５に高濃度の不純物をドーピング
し、ポリシリコン膜１５のＮ+ 型領域２２を形成する。
このＮ+ 型領域２２からチャネル部２０までの、Ｎ型領
域１９がＴＦＴ部１のＬＤＤ部２３となる。
【００１１】次に、フォトレジスト２１を除去した後、
エキシマレーザ光を照射し、ポリシリコン膜１５のＬＤ
Ｄ部２３やＮ+ 型領域２２にイオンドーピングされた不
純物の活性化のためのアニールを行う。
エキシマレーザ光を照射し、ポリシリコン膜１５のＬＤ
Ｄ部２３やＮ+ 型領域２２にイオンドーピングされた不
純物の活性化のためのアニールを行う。
【００１２】次に、ＴＦＴ部１の半導体薄膜の島状領域
（アイランド）を形成するために、まず図４（ｄ）に示
すように、フォトレジスト２４を塗布し、このフォトレ
ジスト２４をアイランド形成用のパターンによりパター
ニングする。その後、このパターニングしたフォトレジ
スト２４をマスクとして、ゲート配線を構成する部分の
ゲート電極１２上方のチャネル保護膜１８、およびゲー
ト電極１２の幅方向のゲート電極１２先端部上方より僅
か内側のチャネル保護膜１８を、ウェットエッチング法
により除去する。
（アイランド）を形成するために、まず図４（ｄ）に示
すように、フォトレジスト２４を塗布し、このフォトレ
ジスト２４をアイランド形成用のパターンによりパター
ニングする。その後、このパターニングしたフォトレジ
スト２４をマスクとして、ゲート配線を構成する部分の
ゲート電極１２上方のチャネル保護膜１８、およびゲー
ト電極１２の幅方向のゲート電極１２先端部上方より僅
か内側のチャネル保護膜１８を、ウェットエッチング法
により除去する。
【００１３】次に、図４（ｅ）に示すように、フォトレ
ジスト２４を除去後、新たなフォトレジスト２５を塗布
して、このフォトレジスト２５を上述したアイランド形
成用パターンによりパターニングする。その後、このパ
ターニングしたフォトレジスト２５をマスクとして、ポ
リシリコン膜１５をプラズマエッチング法によりエッチ
ングし、ＴＦＴ部１の半導体薄膜とするポリシリコン膜
１５のアイランドを形成する。このアイランド形成で、
ＴＦＴ部１のＬＤＤ部２３に接続するソース・ドレイン
部２６が形成される。上述したポリシリコン膜１５のア
イランドを形成するための、２度のフォトリソグラフィ
工程を行う理由は、チャネル保護膜１８をエッチングす
る最初のフォトリソグラフィ工程で、ＴＦＴ部１のチャ
ネル上のチャネル保護膜１８が、図５に示すように、Ｔ
ＦＴ部１のチャネルの幅方向の端部の両端でのサイドエ
ッチングによる楔状の異常エッチング部Ｋが発生した場
合においても、次のフォトリソグラフィ工程でポリシリ
コン膜１５をプラズマエッチングする際、チャネル保護
膜１８の楔状の異常エッチング部Ｋに対応するポリシリ
コン膜１５がエッチングされないようにするためであ
る。もし、異常エッチング部Ｋの半導体薄膜がエッチン
グされると、ＴＦＴ部１のＴＦＴのチャネル幅が狭くな
り、所望のＴＦＴ特性が得られなくなる虞がある。
ジスト２４を除去後、新たなフォトレジスト２５を塗布
して、このフォトレジスト２５を上述したアイランド形
成用パターンによりパターニングする。その後、このパ
ターニングしたフォトレジスト２５をマスクとして、ポ
リシリコン膜１５をプラズマエッチング法によりエッチ
ングし、ＴＦＴ部１の半導体薄膜とするポリシリコン膜
１５のアイランドを形成する。このアイランド形成で、
ＴＦＴ部１のＬＤＤ部２３に接続するソース・ドレイン
部２６が形成される。上述したポリシリコン膜１５のア
イランドを形成するための、２度のフォトリソグラフィ
工程を行う理由は、チャネル保護膜１８をエッチングす
る最初のフォトリソグラフィ工程で、ＴＦＴ部１のチャ
ネル上のチャネル保護膜１８が、図５に示すように、Ｔ
ＦＴ部１のチャネルの幅方向の端部の両端でのサイドエ
ッチングによる楔状の異常エッチング部Ｋが発生した場
合においても、次のフォトリソグラフィ工程でポリシリ
コン膜１５をプラズマエッチングする際、チャネル保護
膜１８の楔状の異常エッチング部Ｋに対応するポリシリ
コン膜１５がエッチングされないようにするためであ
る。もし、異常エッチング部Ｋの半導体薄膜がエッチン
グされると、ＴＦＴ部１のＴＦＴのチャネル幅が狭くな
り、所望のＴＦＴ特性が得られなくなる虞がある。
【００１４】次に、図４（ｆ）に示すように、プラズマ
ＣＶＤ法等により層間絶縁膜２７を堆積し、この層間絶
縁膜２７をパターニングしてＴＦＴ部１の信号配線側の
ソース・ドレイン部２６、例えば図４（ｆ）の左側のソ
ース・ドレイン部２６にコンタクトホール２８を形成す
る。その後、Ａｌ膜等による電極膜を堆積し、この電極
膜をパターニングして、例えば図４（ｆ）の左側のソー
ス・ドレイン部２６に接続する信号配線２９を形成す
る。その後、感光性のアクリル系樹脂等による平坦化膜
３０を塗布し、この平坦化膜３０をフォトリソグラフィ
技術を用いてパターニングし、更にこのパターニングさ
れた平坦化膜３０をマスクとして、層間絶縁膜２７をエ
ッチングして、信号配線２９の形成されているソース・
ドレイン部２６の反対側のソース・ドレイン部２６のコ
ンタクトホール３１を形成する。次に、透明電極膜であ
るＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜を堆
積し、このＩＴＯ膜をパターニングして、液晶に対向す
るＩＴＯ電極３２を形成する。上述の様にして、液晶表
示装置のＴＦＴ型アクティブマトリクスアレイ基板のＴ
ＦＴが作製される。
ＣＶＤ法等により層間絶縁膜２７を堆積し、この層間絶
縁膜２７をパターニングしてＴＦＴ部１の信号配線側の
ソース・ドレイン部２６、例えば図４（ｆ）の左側のソ
ース・ドレイン部２６にコンタクトホール２８を形成す
る。その後、Ａｌ膜等による電極膜を堆積し、この電極
膜をパターニングして、例えば図４（ｆ）の左側のソー
ス・ドレイン部２６に接続する信号配線２９を形成す
る。その後、感光性のアクリル系樹脂等による平坦化膜
３０を塗布し、この平坦化膜３０をフォトリソグラフィ
技術を用いてパターニングし、更にこのパターニングさ
れた平坦化膜３０をマスクとして、層間絶縁膜２７をエ
ッチングして、信号配線２９の形成されているソース・
ドレイン部２６の反対側のソース・ドレイン部２６のコ
ンタクトホール３１を形成する。次に、透明電極膜であ
るＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜を堆
積し、このＩＴＯ膜をパターニングして、液晶に対向す
るＩＴＯ電極３２を形成する。上述の様にして、液晶表
示装置のＴＦＴ型アクティブマトリクスアレイ基板のＴ
ＦＴが作製される。
【００１５】しかしながら、上述したＴＦＴ型アクティ
ブマトリクスアレイ基板のＴＦＴの製造方法は、ＴＦＴ
部１のポリシリコン膜１５のアイランドを形成する際
に、２度のフォトリソグラフィ工程を採るために、ＴＦ
Ｔの製造工程数が多くなる。また、ポリシリコン膜１５
のＮ型領域１９およびＮ+ 型領域２２形成のイオンドー
ピング工程や、エキシマレーザ光照射によるイオンドー
ピングした不純物の活性化工程等で、ＴＦＴ部１のチャ
ネル部２０の汚染防止用としてのチャネル保護膜１８自
体が金属汚染されている可能性があり、この金属汚染さ
れたチャネル保護膜１８を残存させたままの状態で形成
されたＴＦＴ部１のＴＦＴは、チャネル保護膜１８中の
金属イオン等により、しきい値電圧ＶTHの変動や、ソー
スとドレイン間のリーク電流（ＯＦＦ電流）の増加等を
起す虞がある。
ブマトリクスアレイ基板のＴＦＴの製造方法は、ＴＦＴ
部１のポリシリコン膜１５のアイランドを形成する際
に、２度のフォトリソグラフィ工程を採るために、ＴＦ
Ｔの製造工程数が多くなる。また、ポリシリコン膜１５
のＮ型領域１９およびＮ+ 型領域２２形成のイオンドー
ピング工程や、エキシマレーザ光照射によるイオンドー
ピングした不純物の活性化工程等で、ＴＦＴ部１のチャ
ネル部２０の汚染防止用としてのチャネル保護膜１８自
体が金属汚染されている可能性があり、この金属汚染さ
れたチャネル保護膜１８を残存させたままの状態で形成
されたＴＦＴ部１のＴＦＴは、チャネル保護膜１８中の
金属イオン等により、しきい値電圧ＶTHの変動や、ソー
スとドレイン間のリーク電流（ＯＦＦ電流）の増加等を
起す虞がある。
【００１６】
【発明が解決しようとする課題】本発明は、上述した薄
膜トランジスタの製造方法における問題点を解決するこ
とをその目的とする。即ち本発明の課題は、製造工程数
を低減し、特性変動を抑制した薄膜トランジスタの製造
方法を提供することを目的とする。
膜トランジスタの製造方法における問題点を解決するこ
とをその目的とする。即ち本発明の課題は、製造工程数
を低減し、特性変動を抑制した薄膜トランジスタの製造
方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、上述の課題を解決するために提案する
ものであり、金属材料によるゲート電極が透明な絶縁体
基板側に位置したスタガー型の薄膜トランジスタの製造
方法において、絶縁体基板側からの露光処理により、半
導体薄膜としての多結晶シリコン膜上に、ゲート電極に
セルフアラインされた状態でチャネル保護膜を形成する
工程と、多結晶シリコン膜に不純物をドープし、ＬＤＤ
部となる低不純物濃度領域およびソース・ドレイン部と
なる高不純物濃度領域を形成した後、チャネル保護膜を
全面エッチングして除去する工程と、多結晶シリコン膜
をパターニングして多結晶シリコン膜の島状領域を形成
する工程とを有することを特徴とするものである。
タの製造方法は、上述の課題を解決するために提案する
ものであり、金属材料によるゲート電極が透明な絶縁体
基板側に位置したスタガー型の薄膜トランジスタの製造
方法において、絶縁体基板側からの露光処理により、半
導体薄膜としての多結晶シリコン膜上に、ゲート電極に
セルフアラインされた状態でチャネル保護膜を形成する
工程と、多結晶シリコン膜に不純物をドープし、ＬＤＤ
部となる低不純物濃度領域およびソース・ドレイン部と
なる高不純物濃度領域を形成した後、チャネル保護膜を
全面エッチングして除去する工程と、多結晶シリコン膜
をパターニングして多結晶シリコン膜の島状領域を形成
する工程とを有することを特徴とするものである。
【００１８】本発明によれば、ＬＤＤ部となる低不純物
濃度領域およびソース・ドレイン部となる高不純物濃度
領域を形成する工程等を行った後に、薄膜トランジスタ
のチャネル部が汚染されないように保護していた、チャ
ネル保護膜をウェットエッチングで全面エッチングし、
その後に薄膜トランジスタの半導体薄膜である多結晶シ
リコン膜の島状領域を形成する工程を採るため、薄膜ト
ランジスタの製造工程数が低減でき、また汚染されてい
る可能性のあるチャネル保護膜を除去した状態で薄膜ト
ランジスタが作製されるため、ＴＦＴのしきい値電圧Ｖ
THの変動がなく、またソースとドレイン間のリーク電流
（ＯＦＦ電流）の増加もない薄膜トランジスタの作製が
可能となる。
濃度領域およびソース・ドレイン部となる高不純物濃度
領域を形成する工程等を行った後に、薄膜トランジスタ
のチャネル部が汚染されないように保護していた、チャ
ネル保護膜をウェットエッチングで全面エッチングし、
その後に薄膜トランジスタの半導体薄膜である多結晶シ
リコン膜の島状領域を形成する工程を採るため、薄膜ト
ランジスタの製造工程数が低減でき、また汚染されてい
る可能性のあるチャネル保護膜を除去した状態で薄膜ト
ランジスタが作製されるため、ＴＦＴのしきい値電圧Ｖ
THの変動がなく、またソースとドレイン間のリーク電流
（ＯＦＦ電流）の増加もない薄膜トランジスタの作製が
可能となる。
【００１９】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３および図４中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図３および図４中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
【００２０】本実施例は液晶表示装置のアクティブマト
リクス基板の薄膜トランジスタ（以下、ＴＦＴと略記）
の製造方法に本発明を適用した例であり、これを図１お
よび図２を参照して説明する。まず、図１（ａ）に示す
ように、ＴＦＴ型アクティブマトリクスアレイ基板の透
明な絶縁体基板である透明なガラス基板１１にＴＦＴ部
１の金属材料によるゲート電極膜、例えばＭｏ膜を膜厚
約２００ｎｍ程度堆積する。その後フォトリソグラフィ
技術を用いてＭｏ膜をパターニングし、金属材料による
ゲート電極１２を形成する。次に、ゲート絶縁膜、例え
ばプラズマＣＶＤ法等による膜厚約４０ｎｍのプラズマ
ＣＶＤＳｉＮ膜（Ｐ−ＳｉＮ膜）１３と、膜厚約１３０
ｎｍのプラズマＣＶＤＳｉＯ2 膜（Ｐ−ＳｉＯ2 膜）１
４とで構成するゲート絶縁膜を堆積する。更にその後、
例えばプラズマＣＶＤ法により、膜厚約４０ｎｍのａ−
Ｓｉ膜を堆積する。次に、ａ−Ｓｉ膜中の水素原子を放
出させるための熱処理、例えば約４００℃、２時間程度
の熱処理を行う。
リクス基板の薄膜トランジスタ（以下、ＴＦＴと略記）
の製造方法に本発明を適用した例であり、これを図１お
よび図２を参照して説明する。まず、図１（ａ）に示す
ように、ＴＦＴ型アクティブマトリクスアレイ基板の透
明な絶縁体基板である透明なガラス基板１１にＴＦＴ部
１の金属材料によるゲート電極膜、例えばＭｏ膜を膜厚
約２００ｎｍ程度堆積する。その後フォトリソグラフィ
技術を用いてＭｏ膜をパターニングし、金属材料による
ゲート電極１２を形成する。次に、ゲート絶縁膜、例え
ばプラズマＣＶＤ法等による膜厚約４０ｎｍのプラズマ
ＣＶＤＳｉＮ膜（Ｐ−ＳｉＮ膜）１３と、膜厚約１３０
ｎｍのプラズマＣＶＤＳｉＯ2 膜（Ｐ−ＳｉＯ2 膜）１
４とで構成するゲート絶縁膜を堆積する。更にその後、
例えばプラズマＣＶＤ法により、膜厚約４０ｎｍのａ−
Ｓｉ膜を堆積する。次に、ａ−Ｓｉ膜中の水素原子を放
出させるための熱処理、例えば約４００℃、２時間程度
の熱処理を行う。
【００２１】次に、短波長の高エネルギーパルスレーザ
光、例えばＸｅＣｌエキシマレーザ光をａ−Ｓｉ膜に照
射して、ａ−Ｓｉ膜を一旦溶融化して再結晶化してポリ
シリコン膜１５に変換し、このポリシリコン膜１５をＴ
ＦＴ部１の半導体薄膜とする。このａ−Ｓｉ膜のポリシ
リコン膜１５への変換時のＸｅＣｌエキシマレーザ光の
エネルギーは１５０ｍＪ／ｃｍ2 〜７００ｍＪ／ｃｍ2
とし、パルス幅は４０ｎｓ以上とした。その後、ＴＦＴ
部１のチャネル部が汚染されないように保護するための
絶縁膜、例えばプラズマＣＶＤ法により、膜厚約３００
ｎｍのプラズマＣＶＤＳｉＯ2膜（Ｐ−ＳｉＯ2 膜）１
６を堆積する。
光、例えばＸｅＣｌエキシマレーザ光をａ−Ｓｉ膜に照
射して、ａ−Ｓｉ膜を一旦溶融化して再結晶化してポリ
シリコン膜１５に変換し、このポリシリコン膜１５をＴ
ＦＴ部１の半導体薄膜とする。このａ−Ｓｉ膜のポリシ
リコン膜１５への変換時のＸｅＣｌエキシマレーザ光の
エネルギーは１５０ｍＪ／ｃｍ2 〜７００ｍＪ／ｃｍ2
とし、パルス幅は４０ｎｓ以上とした。その後、ＴＦＴ
部１のチャネル部が汚染されないように保護するための
絶縁膜、例えばプラズマＣＶＤ法により、膜厚約３００
ｎｍのプラズマＣＶＤＳｉＯ2膜（Ｐ−ＳｉＯ2 膜）１
６を堆積する。
【００２２】次に、図１（ｂ）に示すように、フォトレ
ジスト１７を塗布した後、ガラス基板１１の下方よりフ
ォトレジスト１７を露光し、ゲート電極１２をマスクに
したセルフアライメントでゲート電極１２の上方に、ゲ
ート電極１２と同様な形状のパターンがフォトレジスト
１７に形成されるようなパターニングをする。その後、
このパターニングされたフォトレジスト１７をマスクと
して、Ｐ−ＳｉＯ2 膜１６をパターニングし、ゲート電
極１２の上方、即ちＴＦＴ部１のチャネル部となるポリ
シリコン膜１５上や、ＴＦＴ部１のチャネル部以外の、
ゲート配線を構成する部分のゲート電極１２上方のポリ
シリコン膜１５上にチャネル保護膜１８を形成する。
ジスト１７を塗布した後、ガラス基板１１の下方よりフ
ォトレジスト１７を露光し、ゲート電極１２をマスクに
したセルフアライメントでゲート電極１２の上方に、ゲ
ート電極１２と同様な形状のパターンがフォトレジスト
１７に形成されるようなパターニングをする。その後、
このパターニングされたフォトレジスト１７をマスクと
して、Ｐ−ＳｉＯ2 膜１６をパターニングし、ゲート電
極１２の上方、即ちＴＦＴ部１のチャネル部となるポリ
シリコン膜１５上や、ＴＦＴ部１のチャネル部以外の、
ゲート配線を構成する部分のゲート電極１２上方のポリ
シリコン膜１５上にチャネル保護膜１８を形成する。
【００２３】次に、後述するＬＤＤ部２３を形成するた
めのポリシリコン膜１５への不純物のドーピング、例え
ばＮ型不純物となるＰＨ3 ガスをイオン化した後質量分
離をせずに被処理基板に打ち込むイオンドーピング法を
用い、上述したパターニングされたフォトレジスト１７
をマスクとして、ポリシリコン膜１５に低濃度の不純
物、例えば約５Ｅ１６／ｃｍ3 程度の不純物をドーピン
グし、ポリシリコン膜１５に低不純物濃度領域としての
Ｎ型領域１９を形成する。ここで、ゲート電極１２の上
方のＮ型領域１９に挟まれたポリシリコン膜１５部はＴ
ＦＴ部１のチャネル部２０となる。
めのポリシリコン膜１５への不純物のドーピング、例え
ばＮ型不純物となるＰＨ3 ガスをイオン化した後質量分
離をせずに被処理基板に打ち込むイオンドーピング法を
用い、上述したパターニングされたフォトレジスト１７
をマスクとして、ポリシリコン膜１５に低濃度の不純
物、例えば約５Ｅ１６／ｃｍ3 程度の不純物をドーピン
グし、ポリシリコン膜１５に低不純物濃度領域としての
Ｎ型領域１９を形成する。ここで、ゲート電極１２の上
方のＮ型領域１９に挟まれたポリシリコン膜１５部はＴ
ＦＴ部１のチャネル部２０となる。
【００２４】次に、図１（ｃ）に示すように、フォトレ
ジスト１７を除去後に、新たなフォトレジスト２１を塗
布し、後述するソース・ドレイン部を形成するためのパ
ターニングする。その後、例えばＮ型不純物となるＰＨ
3 ガスを用いたイオンドーピング法を用い、上述したパ
ターニングされたフォトレジスト２１をマスクとして、
ポリシリコン膜１５に高濃度の不純物、例えば１Ｅ２１
／ｃｍ3 程度の不純物をドーピングし、ポリシリコン膜
１５の高不純物濃度領域としてのＮ+ 型領域２２を形成
する。このポリシリコン膜１５のＮ+ 型領域２２からＴ
ＦＴ部１のチャネル部２０までのＮ型領域１９がＴＦＴ
部１のＬＤＤ部２３となる。なお、ＴＦＴアクティブマ
トリクス基板の駆動部に用いるＴＦＴ回路構成を、Ｎ型
ＴＦＴとＰ型ＴＦＴとで構成させる際には、上述したＮ
+ 型領域２２の形成後に、Ｐ型不純物となるＢ2 Ｈ6 ガ
スを用いたイオンドーピング法を用い、新たにパターニ
ングされたフォトレジストをマスクとして、駆動部のＰ
型ＴＦＴを形成するポリシリコン膜１５領域に高濃度の
不純物、例えば１Ｅ２１／ｃｍ3 程度の不純物をドーピ
ングし、駆動部のＰ型ＴＦＴ部のポリシリコン膜１５に
ソース・ドレイン部となるＰ+ 型領域を形成する。
ジスト１７を除去後に、新たなフォトレジスト２１を塗
布し、後述するソース・ドレイン部を形成するためのパ
ターニングする。その後、例えばＮ型不純物となるＰＨ
3 ガスを用いたイオンドーピング法を用い、上述したパ
ターニングされたフォトレジスト２１をマスクとして、
ポリシリコン膜１５に高濃度の不純物、例えば１Ｅ２１
／ｃｍ3 程度の不純物をドーピングし、ポリシリコン膜
１５の高不純物濃度領域としてのＮ+ 型領域２２を形成
する。このポリシリコン膜１５のＮ+ 型領域２２からＴ
ＦＴ部１のチャネル部２０までのＮ型領域１９がＴＦＴ
部１のＬＤＤ部２３となる。なお、ＴＦＴアクティブマ
トリクス基板の駆動部に用いるＴＦＴ回路構成を、Ｎ型
ＴＦＴとＰ型ＴＦＴとで構成させる際には、上述したＮ
+ 型領域２２の形成後に、Ｐ型不純物となるＢ2 Ｈ6 ガ
スを用いたイオンドーピング法を用い、新たにパターニ
ングされたフォトレジストをマスクとして、駆動部のＰ
型ＴＦＴを形成するポリシリコン膜１５領域に高濃度の
不純物、例えば１Ｅ２１／ｃｍ3 程度の不純物をドーピ
ングし、駆動部のＰ型ＴＦＴ部のポリシリコン膜１５に
ソース・ドレイン部となるＰ+ 型領域を形成する。
【００２５】次に、フォトレジスト２１を除去した後、
短波長のパルスレーザ光、例えばＸｅＣｌエキシマレー
ザ光を照射し、ＬＤＤ部２３やＮ+ 型領域２２にイオン
ドーピングされた不純物の活性化のためのアニールを行
う。このアニール時のＸｅＣｌエキシマレーザ光のエネ
ルギーは、１００ｍＪ／ｃｍ2 〜６００ｍＪ／ｃｍ
2で、パルス時間は４０ｎｓ以上とした。
短波長のパルスレーザ光、例えばＸｅＣｌエキシマレー
ザ光を照射し、ＬＤＤ部２３やＮ+ 型領域２２にイオン
ドーピングされた不純物の活性化のためのアニールを行
う。このアニール時のＸｅＣｌエキシマレーザ光のエネ
ルギーは、１００ｍＪ／ｃｍ2 〜６００ｍＪ／ｃｍ
2で、パルス時間は４０ｎｓ以上とした。
【００２６】次に、図２（ｄ）に示すように、ゲート電
極１２の上方のポリシリコン膜１５上にあったチャネル
保護膜１８を、例えばウェットエッチング法等による全
面エッチングで、除去する。
極１２の上方のポリシリコン膜１５上にあったチャネル
保護膜１８を、例えばウェットエッチング法等による全
面エッチングで、除去する。
【００２７】次に、図２（ｅ）に示すように、フォトレ
ジスト４０を塗布した後、ＴＦＴ部１の半導体薄膜の島
状領域（アイランド）を形成するためのフォトレジスト
４０のパターニングを行う。その後、パターニングした
フォトレジスト４０をマスクとして、ポリシリコン膜１
５を、例えばプラズマエッチング法によりエッチングす
る。このアイランド形成で、ＴＦＴ部１のＬＤＤ部２３
に接続するソース・ドレイン部２６が形成される。な
お、このアイランドの形成で、Ｎ型ＴＦＴとＰ型ＴＦＴ
とで構成させるＴＦＴ型アクティブマトリクス基板の駆
動部には、Ｎ型ＴＦＴのソース・ドレイン部と同時に、
Ｐ型ＴＦＴ部にはＰ+ 型領域によるＰ型ＴＦＴのソース
・ドレイン部が形成される。
ジスト４０を塗布した後、ＴＦＴ部１の半導体薄膜の島
状領域（アイランド）を形成するためのフォトレジスト
４０のパターニングを行う。その後、パターニングした
フォトレジスト４０をマスクとして、ポリシリコン膜１
５を、例えばプラズマエッチング法によりエッチングす
る。このアイランド形成で、ＴＦＴ部１のＬＤＤ部２３
に接続するソース・ドレイン部２６が形成される。な
お、このアイランドの形成で、Ｎ型ＴＦＴとＰ型ＴＦＴ
とで構成させるＴＦＴ型アクティブマトリクス基板の駆
動部には、Ｎ型ＴＦＴのソース・ドレイン部と同時に、
Ｐ型ＴＦＴ部にはＰ+ 型領域によるＰ型ＴＦＴのソース
・ドレイン部が形成される。
【００２８】次に、図２（ｆ）に示すように、プラズマ
ＣＶＤ法等により層間絶縁膜、例えば膜厚約１００ｎｍ
のプラズマＣＶＤＳｉＯ2 と膜厚約３００ｎｍのプラズ
マＣＶＤＳｉＮ膜をこの順序で堆積した層間絶縁膜２７
を形成する。その後、この層間絶縁膜２７をパターニン
グしてＴＦＴ部１の信号配線側のソース・ドレイン部２
６、例えば図２（ｆ）の左側のソース・ドレイン部２６
にコンタクトホール２８を形成する。次に、Ａｌ膜等に
よる電極膜を堆積し、この電極膜をパターニングして、
例えば図２（ｆ）の左側のソース・ドレイン部２６に接
続する信号配線２９を形成する。
ＣＶＤ法等により層間絶縁膜、例えば膜厚約１００ｎｍ
のプラズマＣＶＤＳｉＯ2 と膜厚約３００ｎｍのプラズ
マＣＶＤＳｉＮ膜をこの順序で堆積した層間絶縁膜２７
を形成する。その後、この層間絶縁膜２７をパターニン
グしてＴＦＴ部１の信号配線側のソース・ドレイン部２
６、例えば図２（ｆ）の左側のソース・ドレイン部２６
にコンタクトホール２８を形成する。次に、Ａｌ膜等に
よる電極膜を堆積し、この電極膜をパターニングして、
例えば図２（ｆ）の左側のソース・ドレイン部２６に接
続する信号配線２９を形成する。
【００２９】その後、感光性のアクリル系樹脂等による
平坦化膜３０を塗布し、この平坦化膜３０をフォトリソ
グラフィ技術を用いてパターニングし、更にこのパター
ニングされた平坦化膜３０をマスクとして、層間絶縁膜
２７をエッチングして、信号配線２９の形成されている
ソース・ドレイン部２６の反対側の、ソース・ドレイン
部２６のコンタクトホール３１を形成する。次に、透明
電極膜であるＩＴＯ膜を堆積し、このＩＴＯ膜をパター
ニングして、液晶に対向するＩＴＯ電極３２を形成す
る。上述の様にして、液晶表示装置のＴＦＴ型アクティ
ブマトリクスアレイ基板のＴＦＴが作製される。
平坦化膜３０を塗布し、この平坦化膜３０をフォトリソ
グラフィ技術を用いてパターニングし、更にこのパター
ニングされた平坦化膜３０をマスクとして、層間絶縁膜
２７をエッチングして、信号配線２９の形成されている
ソース・ドレイン部２６の反対側の、ソース・ドレイン
部２６のコンタクトホール３１を形成する。次に、透明
電極膜であるＩＴＯ膜を堆積し、このＩＴＯ膜をパター
ニングして、液晶に対向するＩＴＯ電極３２を形成す
る。上述の様にして、液晶表示装置のＴＦＴ型アクティ
ブマトリクスアレイ基板のＴＦＴが作製される。
【００３０】上述したＴＦＴ型アクティブマトリクスア
レイ基板のＴＦＴの製造方法によれば、ポリシリコン膜
１５のＮ型領域１９およびＮ+ 型領域２２形成のイオン
ドーピング工程や、ＸｅＣｌエキシマレーザ光照射によ
るイオンドーピングした不純物の活性化工程等時には、
ＴＦＴ部１のチャネル部２０を被覆して汚染防止用とし
たチャネル保護膜１８を、ウェットエッチング法等によ
る全面エッチングで除去した後、ポリシリコン膜１５の
アイランド形成するため、金属等で汚染されたチャネル
保護膜１８によるＴＦＴ部１のＴＦＴのしきい値電圧Ｖ
THの変動や、ソースとドレイン間のリーク電流（ＯＦＦ
電流）の増加等の起こる虞がない。また、ＴＦＴ部１の
アイランド形成が、一度のフォトリソグラフィ工程で行
えるので、ＴＦＴ型アクティブマトリクスアレイ基板の
ＴＦＴの製造工程数が低減できる。
レイ基板のＴＦＴの製造方法によれば、ポリシリコン膜
１５のＮ型領域１９およびＮ+ 型領域２２形成のイオン
ドーピング工程や、ＸｅＣｌエキシマレーザ光照射によ
るイオンドーピングした不純物の活性化工程等時には、
ＴＦＴ部１のチャネル部２０を被覆して汚染防止用とし
たチャネル保護膜１８を、ウェットエッチング法等によ
る全面エッチングで除去した後、ポリシリコン膜１５の
アイランド形成するため、金属等で汚染されたチャネル
保護膜１８によるＴＦＴ部１のＴＦＴのしきい値電圧Ｖ
THの変動や、ソースとドレイン間のリーク電流（ＯＦＦ
電流）の増加等の起こる虞がない。また、ＴＦＴ部１の
アイランド形成が、一度のフォトリソグラフィ工程で行
えるので、ＴＦＴ型アクティブマトリクスアレイ基板の
ＴＦＴの製造工程数が低減できる。
【００３１】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、本発明の実施例では、ゲート電極とする金属材料
をＭｏとして説明したが、ＴａやＷ等の高融点金属膜で
もよい。また、本発明の実施例では、ゲート絶縁膜をプ
ラズマＣＶＤ法によるＰ−ＳｉＮ膜とＰ−ＳｉＯ2 膜と
の２層膜で構成するとして説明したが、Ｐ−ＳｉＯ2 膜
の単層膜や、熱ＣＶＤや、光ＣＶＤ法によるＳｉＮ膜や
ＳｉＯ2 およびこれらの複合膜によるゲート絶縁膜とし
てもよい。更に、本発明の実施例では、ａ−Ｓｉ膜のポ
リシリコン膜への変換やイオンドープした不純物の活性
化に用いる短波長の高エネルギーパルスレーザ光をＸｅ
Ｃｌエキシマレーザ光として説明したが、ＫｒＦやＡｒ
Ｆ等のエキシマレーザ光やその他の短波長の高エネルギ
ーパルスレーザ光でもよい。
本発明はこの実施例に何ら限定されるものではない。例
えば、本発明の実施例では、ゲート電極とする金属材料
をＭｏとして説明したが、ＴａやＷ等の高融点金属膜で
もよい。また、本発明の実施例では、ゲート絶縁膜をプ
ラズマＣＶＤ法によるＰ−ＳｉＮ膜とＰ−ＳｉＯ2 膜と
の２層膜で構成するとして説明したが、Ｐ−ＳｉＯ2 膜
の単層膜や、熱ＣＶＤや、光ＣＶＤ法によるＳｉＮ膜や
ＳｉＯ2 およびこれらの複合膜によるゲート絶縁膜とし
てもよい。更に、本発明の実施例では、ａ−Ｓｉ膜のポ
リシリコン膜への変換やイオンドープした不純物の活性
化に用いる短波長の高エネルギーパルスレーザ光をＸｅ
Ｃｌエキシマレーザ光として説明したが、ＫｒＦやＡｒ
Ｆ等のエキシマレーザ光やその他の短波長の高エネルギ
ーパルスレーザ光でもよい。
【００３２】更にまた、本発明の実施例では、ＴＦＴ部
のＬＤＤ部やソース・ドレイン部の不純物をＮ型の不純
物として説明したが、Ｐ型の不純物でもよい。また、本
発明の実施例では、ＬＤＤ部やソース・ドレイン部の不
純物のドーピングをイオンドーピング法により行うとし
て説明したが、イオン注入装置を用いたイオン注入法で
もよく、また不純物をドープした絶縁膜を堆積し、この
絶縁膜をイオンソース源とした、短波長の高エネルギー
パルスレーザ光による不純物拡散法を用いてもよい。そ
の他、本発明の技術的思想の範囲内で、プロセス条件は
適宜変更が可能である。
のＬＤＤ部やソース・ドレイン部の不純物をＮ型の不純
物として説明したが、Ｐ型の不純物でもよい。また、本
発明の実施例では、ＬＤＤ部やソース・ドレイン部の不
純物のドーピングをイオンドーピング法により行うとし
て説明したが、イオン注入装置を用いたイオン注入法で
もよく、また不純物をドープした絶縁膜を堆積し、この
絶縁膜をイオンソース源とした、短波長の高エネルギー
パルスレーザ光による不純物拡散法を用いてもよい。そ
の他、本発明の技術的思想の範囲内で、プロセス条件は
適宜変更が可能である。
【００３３】
【発明の効果】以上の説明から明らかなように、本発明
の液晶表示装置に用いるアクティブマトリクス基板の薄
膜トランジスタの製造方法は、ＴＦＴ部のアイランド形
成時に、チャネル保護膜のウェットエッチング法等によ
る全面エッチング後にポリシリコン膜のアイランド形成
を行うので、製造工程数の削減が可能となり、またＴＦ
Ｔ部に汚染されたチャネル保護膜を残存させないため
に、ＴＦＴ部のＴＦＴのしきい値電圧ＶTH変動や、ソー
スとドレイン間のリーク電流（ＯＦＦ電流）の増加がな
いＴＦＴの作製が可能となる。
の液晶表示装置に用いるアクティブマトリクス基板の薄
膜トランジスタの製造方法は、ＴＦＴ部のアイランド形
成時に、チャネル保護膜のウェットエッチング法等によ
る全面エッチング後にポリシリコン膜のアイランド形成
を行うので、製造工程数の削減が可能となり、またＴＦ
Ｔ部に汚染されたチャネル保護膜を残存させないため
に、ＴＦＴ部のＴＦＴのしきい値電圧ＶTH変動や、ソー
スとドレイン間のリーク電流（ＯＦＦ電流）の増加がな
いＴＦＴの作製が可能となる。
【図１】本発明を適用した実施例の工程の前半を工程順
に説明する、ＴＦＴ部の概略断面図で、（ａ）はＸｅＣ
ｌエキシマレーザ光の照射でポリシリコン化したポリシ
リコン膜上にＰ−ＳｉＯ2 膜を堆積した状態、（ｂ）は
Ｐ−ＳｉＯ2 膜をパターニングしてチャネル保護膜を形
成した後、イオンドーピング法によりポリシリコン膜に
Ｎ型領域を形成した状態、（ｃ）はポリシリコン膜にＮ
+ 型領域を形成した状態である。
に説明する、ＴＦＴ部の概略断面図で、（ａ）はＸｅＣ
ｌエキシマレーザ光の照射でポリシリコン化したポリシ
リコン膜上にＰ−ＳｉＯ2 膜を堆積した状態、（ｂ）は
Ｐ−ＳｉＯ2 膜をパターニングしてチャネル保護膜を形
成した後、イオンドーピング法によりポリシリコン膜に
Ｎ型領域を形成した状態、（ｃ）はポリシリコン膜にＮ
+ 型領域を形成した状態である。
【図２】本発明を適用した実施例の工程の後半を工程順
に説明する、ＴＦＴ部の概略断面図で、（ｄ）はチャネ
ル保護膜をウェットエッチング法により全面エッチング
した状態、（ｅ）はプラズマエッチング法によりポリシ
リコン膜のアイランドを形成した状態、（ｆ）はＴＦＴ
部の液晶に対向するＩＴＯ電極を形成した状態である。
に説明する、ＴＦＴ部の概略断面図で、（ｄ）はチャネ
ル保護膜をウェットエッチング法により全面エッチング
した状態、（ｅ）はプラズマエッチング法によりポリシ
リコン膜のアイランドを形成した状態、（ｆ）はＴＦＴ
部の液晶に対向するＩＴＯ電極を形成した状態である。
【図３】従来例のＴＦＴの製造工程の前半を工程順に説
明する、ＴＦＴ部の概略断面図で、（ａ）はエキシマレ
ーザ光の照射でポリシリコン化したポリシリコン膜上に
Ｐ−ＳｉＯ2 膜を堆積した状態、（ｂ）はＰ−ＳｉＯ2
膜をパターニングしてチャネル保護膜を形成した後、イ
オンドーピング法によりポリシリコン膜にＮ型領域を形
成した状態、（ｃ）はポリシリコン膜にＮ+ 型領域を形
成した状態である。
明する、ＴＦＴ部の概略断面図で、（ａ）はエキシマレ
ーザ光の照射でポリシリコン化したポリシリコン膜上に
Ｐ−ＳｉＯ2 膜を堆積した状態、（ｂ）はＰ−ＳｉＯ2
膜をパターニングしてチャネル保護膜を形成した後、イ
オンドーピング法によりポリシリコン膜にＮ型領域を形
成した状態、（ｃ）はポリシリコン膜にＮ+ 型領域を形
成した状態である。
【図４】従来例のＴＦＴの製造工程の後半を工程順に説
明する、ＴＦＴ部の概略断面図で、（ｄ）はフォトレジ
ストをマスクとして、ＴＦＴ部のチャネル部以外の、ゲ
ート電極上方にあるチャネル保護膜をエッチングした状
態、（ｅ）はプラズマエッチング法によりポリシリコン
膜のアイランドを形成した状態、（ｆ）はＴＦＴ部の液
晶に対向するＩＴＯ電極を形成した状態である。
明する、ＴＦＴ部の概略断面図で、（ｄ）はフォトレジ
ストをマスクとして、ＴＦＴ部のチャネル部以外の、ゲ
ート電極上方にあるチャネル保護膜をエッチングした状
態、（ｅ）はプラズマエッチング法によりポリシリコン
膜のアイランドを形成した状態、（ｆ）はＴＦＴ部の液
晶に対向するＩＴＯ電極を形成した状態である。
【図５】従来例のＴＦＴの製造方法における、ポリシリ
コン膜のアイランド形成時の問題を説明するための、Ｔ
ＦＴ部の概略平面図である。
コン膜のアイランド形成時の問題を説明するための、Ｔ
ＦＴ部の概略平面図である。
１…ＴＦＴ部、１１…ガラス基板、１２…ゲート電極、
１３…Ｐ−ＳｉＮ膜、１４，１６…Ｐ−ＳｉＯ2 膜、１
５…ポリシリコン膜、１７，２１，２４，２５，４０…
フォトレジスト、１８…チャネル保護膜、１９…Ｎ型領
域、２０…チャネル部、２２…Ｎ+ 型領域、２３…ＬＤ
Ｄ部、２６…ソース・ドレイン部、２７…層間絶縁膜、
２８，３１…コンタクトホール，２９…信号配線、３０
…平坦化膜、３２…ＩＴＯ電極
１３…Ｐ−ＳｉＮ膜、１４，１６…Ｐ−ＳｉＯ2 膜、１
５…ポリシリコン膜、１７，２１，２４，２５，４０…
フォトレジスト、１８…チャネル保護膜、１９…Ｎ型領
域、２０…チャネル部、２２…Ｎ+ 型領域、２３…ＬＤ
Ｄ部、２６…ソース・ドレイン部、２７…層間絶縁膜、
２８，３１…コンタクトホール，２９…信号配線、３０
…平坦化膜、３２…ＩＴＯ電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６２７Ａ
Claims (4)
- 【請求項１】 金属材料によるゲート電極が透明な絶縁
体基板側に位置したスタガー型の薄膜トランジスタの製
造方法において、 前記絶縁体基板側からの露光処理により、半導体薄膜と
しての多結晶シリコン膜上に、前記ゲート電極にセルフ
アラインされた状態でチャネル保護膜を形成する工程
と、 前記多結晶シリコン膜に不純物をドープし、ＬＤＤ部と
なる低不純物濃度領域およびソース・ドレイン部となる
高不純物濃度領域を形成した後、前記チャネル保護膜を
全面エッチングして除去する工程と、 前記多結晶シリコン膜をパターニングして前記多結晶シ
リコン膜の島状領域を形成する工程とを有することを特
徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記チャネル保護膜は、プラズマＣＶＤ
法によるプラズマＣＶＤＳｉＯ2 膜であることを特徴と
する、請求項１に記載の薄膜トランジスタの製造方法。 - 【請求項３】 前記多結晶シリコン膜は、非晶質シリコ
ン膜を、短波長の高エネルギーパルスレーザ光照射によ
り、多結晶シリコンに変換した多結晶シリコン膜である
ことを特徴とする、請求項１に記載の薄膜トランジスタ
の製造方法。 - 【請求項４】 前記短波長の高エネルギーパルスレーザ
光は、ＸｅＣｌエキシマレーザ光であることを特徴とす
る、請求項１に記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18967297A JPH1140812A (ja) | 1997-07-15 | 1997-07-15 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18967297A JPH1140812A (ja) | 1997-07-15 | 1997-07-15 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140812A true JPH1140812A (ja) | 1999-02-12 |
Family
ID=16245254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18967297A Pending JPH1140812A (ja) | 1997-07-15 | 1997-07-15 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1140812A (ja) |
-
1997
- 1997-07-15 JP JP18967297A patent/JPH1140812A/ja active Pending
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