JPH1140792A

JPH1140792A - 増幅型固体撮像装置の製造方法

Info

Publication number: JPH1140792A
Application number: JP9196789A
Authority: JP
Inventors: Tomohiro Konishi; 智広小西
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-07-23
Filing date: 1997-07-23
Publication date: 1999-02-12

Abstract

(57)【要約】【課題】電界吸収領域を設けた増幅型固体撮像装置に
於いて、該電界吸収領域の幅及び位置をばらつきなく形
成できる製造方法を提供すること。【解決手段】第２ゲート領域の第２ゲート電極３に自
己整合的に、前記第２ゲート領域と同一導電型で、該第
２ゲート領域よりも高濃度の領域７を形成し、その後、
前記第２ゲート電極側面に設けたサイドウォール構造９
に自己整合的に、ドレイン領域１２を形成することによ
り、電界吸収領域１３とドレイン領域１２とを自己整合
的に形成する。これにより、電界吸収領域１３が、第２
ゲート電極３及びドレイン領域１２に対して自己整合的
に形成されるため、その幅及び位置をばらつきなく形成
することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ型トランジ
スタを用いた増幅型固体撮像装置に係るものであり、特
に、優れた性能を達成できる構造の製造方法に関するも
のである。

【０００２】

【従来の技術】固体撮像装置としては、現在、電荷結合
素子（ＣＣＤ）型のものが主流であり、様々な分野に広
く利用されている。ＣＣＤ型固体撮像装置では、ホトダ
イオード或いはＭＯＳダイオードで光電変換、蓄積され
た信号電荷を、ＣＣＤ転送チャネルを介して高感度の電
荷検出部へ導き、そこで電圧信号に変換する構成として
いる。そのため、Ｓ／Ｎ比が高く、出力電圧も大きいと
いう特徴を備えている。しかしながら、撮像装置の小型
化、多画素化を進めるに従い、画素サイズは小さくな
り、ＣＣＤの転送可能電荷量は次第に少なくなる。この
ため、ダイナミックレンジの低下が深刻な問題となる。
更に、ＣＣＤ型では、素子全体を数相のクロックで駆動
するため負荷容量が大きく、また、駆動電圧も高いた
め、多画素になる程、消費電力が急激に大きくなる。

【０００３】これらの問題に対処するため、各画素で発
生した信号電荷そのものを読み出さず、画素内で信号電
荷を増幅した後、走査回路により読み出す増幅型固体撮
像装置が提案されている。これにより、読み出しによる
信号量の制限はなくなり、ダイナミックレンジは、ＣＣ
Ｄ型より有利となる。また、駆動は、信号読み出し画素
を含む水平、垂直ラインのみの駆動でよく、その電圧も
低いため、消費電力もＣＣＤ型より少ないという利点が
ある。

【０００４】画素内での増幅には、トランジスタを用い
るのが一般的であり、トランジスタの種類により、ＳＩ
Ｔ型、バイポーラ型、ＭＯＳ型等に分けられる。読み出
しの走査回路は、通常ＭＯＳ型が構成容易であるから、
ＭＯＳ型が装置全体の構成上有利である。ＭＯＳ型のう
ち、画素内に単一のＭＯＳ型トランジスタのみを含むも
のが画素密度を高める上で有利となる。このタイプに
は、ＣＭＤ型、ＦＧＡ型、或いはＢＣＭＤ型等が報告さ
れている。

【０００５】本件出願人は、半導体基板上に形成された
ＭＯＳ型トランジスタのゲート領域で光電変換し、該ゲ
ート領域に蓄積した信号電荷による前記ＭＯＳ型トラン
ジスタのポテンシャル変化を電気信号として出力し、前
記光電変換するゲート領域を第１ゲートとし、該第１ゲ
ートに隣接させて第２ゲート領域を形成し、前記第１ゲ
ート領域は埋め込みチャネル構造、第２ゲート領域は表
面チャネル構造とし、前記第１ゲート領域の半導体／絶
縁膜界面に信号電荷を蓄積し、半導体基板と前記信号電
荷蓄積部との間で、前記第２ゲート領域を介して電荷の
やり取りをする構成としたことを特徴とする増幅型固体
撮像装置を、過去の於いて提案している（特開平８−７
８６５３号公報）。

【０００６】上記増幅型固体撮像装置の一画素部の断面
構造を図４に示す。

【０００７】半導体基板７１上に絶縁膜を介して第１ゲ
ート電極７２及び第２ゲート電極７３が形成されてい
る。第１ゲート電極７２の下方の基板表面部分に、基板
７１とは反対導電型のウエル領域７４が形成され、第１
ゲート電極７２をゲートとするＭＯＳ型トランジスタの
ソース領域７５及びドレイン領域７６が形成されてい
る。該ソース領域７５及びドレイン領域７６は、ウエル
領域７４と同一導電型の高濃度領域より成る。なお、７
７は、隣接画素のＭＯＳ型トランジスタのドレイン領域
である。

【０００８】上記構造に於いて、第１ゲート電極７２を
貫いて入射した光（ｈν）は、光電変換により電子−正
孔対を発生させるが、電子はドレイン領域７６へ流出す
る。一方、正孔はウエル領域７４の中程に形成されるバ
リア及び第２ゲート電極下のバリアに閉じ込められ、ウ
エル領域７４の半導体／絶縁膜界面に蓄積し、信号電荷
となる。該信号電荷の量に応じてウエル領域７４のポテ
ンシャルが変化する量を、ソース領域７５より電気信号
として得た後、第２ゲート電極下の領域７８のポテンシ
ャルを低くすることにより、該領域を介して、図に点線
で示す経路により、信号電荷を基板側に排出する。

【０００９】しかしながら、この構造は、前記第１ゲー
ト領域、第２ゲート領域と、隣接画素の第１ゲート電極
をゲートとするＭＯＳ型トランジスタのドレイン高濃度
領域とが並んだ構造となっている。このため、画素サイ
ズの縮小により、前記第２ゲート領域の幅が小さくなる
と、リセット動作時に隣接画素のドレイン領域の電位の
影響を受けて、第２ゲート領域のバリアが下がりきら
ず、リセット不良を起こす。

【００１０】かかる技術課題を解決する一手法として、
本件出願人は、図５に示すように、隣接画素の第１ゲー
ト電極をゲートとするＭＯＳ型トランジスタのドレイン
高濃度領域７７と、前記第２ゲート領域７８との間に、
該第２ゲート領域と同一導電型で、第２ゲート領域より
も高濃度の電界吸収領域７９を形成し、隣接画素のドレ
イン領域７７と第２ゲート領域７８との間のポテンシャ
ル差を、この電界吸収領域７９に集中させて、第２ゲー
ト領域７８への、隣接画素ドレイン領域７７の影響を軽
減し、リセット不良を起こしにくくしたことを特徴とす
る増幅型固体撮像装置を、特願平９−５２１５１に於い
て提案している。

【００１１】

【発明が解決しようとする課題】上記図５に示す構造の
製造方法を図６に示す。

【００１２】まず、図６（ａ）に示すように、第１導電
型の半導体基板８１上にゲート絶縁膜８２を形成した
後、レジスト８３をマスクとして、基板と同一の第１導
電型の不純物をイオン注入し、電界吸収領域８４を形成
する。

【００１３】次いで、図６（ｂ）に示すように、レジス
ト８３を除去し、第２ゲート電極８５を、レジスト８６
をマスクとして形成した後、該電極８５及びレジスト８
６をマスクとして、基板と逆導電型の第２導電型の不純
物をイオン注入し、第２導電型のウエル領域８７を形成
する。

【００１４】その後、図６（ｃ）に示すように、レジス
ト８６を除去し、第２ゲート電極８５の上、及びウエル
領域８７の上に絶縁膜を形成した後、第１ゲート電極８
８を形成する。

【００１５】更に、図６（ｄ）に示すように、第１ゲー
ト電極８８及び第２ゲート電極８５をマスクとして、高
濃度第２導電型不純物をイオン注入し、或いは拡散によ
り、ＭＯＳ型トランジスタのソース、ドレイン高濃度領
域８９、９０を形成する。

【００１６】図６に示す、電界吸収領域８４の形成方法
によれば、ドレイン高濃度領域９０、電界吸収領域８
４、第２ゲート領域９１の順序で、不純物濃度が小さく
なるため、電界吸収領域８４と第２ゲート領域９１との
境界は、電界吸収領域形成のためのイオン注入のマスク
（レジストパターン８３形成用マスク）によって決ま
り、また、電界吸収領域８４とドレイン領域９０との境
界は、ドレイン領域形成のためのイオン注入のマスク
（レジストパターン８６形成用マスク）によって決ま
る。

【００１７】このように、従来手法で作成した場合、前
記電界吸収領域の幅は、２枚のマスクのアライメントに
よって決められるため、このマスクのアライメントずれ
によって特性がばらつく。例えば、アライメントずれに
より、電界吸収領域の幅が小さくなると、該電界吸収領
域による電界集中の効果が小さくなり、第２ゲート領域
のポテンシャルが下がりきらず、リセット不良を起こ
す。逆に、電界吸収領域の幅が大きくなると、該電界吸
収領域にポテンシャルのポケットが形成され、リセット
動作時に、該電界吸収領域のポテンシャル・ポケットに
信号電荷がトラップされて、電荷の取り残しが起こる。

【００１８】また、第２ゲート電極と電界吸収領域と
は、異なるマスクにより別個に形成されるため、アライ
メントずれにより、第２ゲート電極の下の電界吸収領域
の被い量が一定にならない。このため、実効的な電界吸
収領域の幅が一定にならず、リセット不良または電荷の
取り残しの原因となる。

【００１９】生産に於いては、通常、これらのマスクの
アライメントずれに対するマージンを確保して設計する
が、その場合、マスク合わせの回数に応じてアライメン
ト・マージンを増やすので、マスクを２回合わせるプロ
セスでは、画素サイズを小さくすることができない。

【００２０】本発明は、電界吸収領域形成に於いて、ア
ライメントずれ等のプロセス起因の特性ばらつきを低減
することを目的としており、増幅型固体撮像装置の画素
サイズを小さくできる製造方法を提供することを目的と
しているものである。

【００２１】

【課題を解決するための手段】本発明の増幅型固体撮像
装置の製造方法（請求項１）は、半導体基板上に形成さ
れたＭＯＳ型トランジスタのゲート領域で光電変換し、
該ゲート領域に蓄積した信号電荷による前記ＭＯＳ型ト
ランジスタのポテンシャル変化を電気信号として出力
し、前記光電変換するゲート領域を第１ゲートとし、該
第１ゲートに隣接させて第２ゲート領域を形成し、前記
第１ゲート領域は埋め込みチャネル構造、第２ゲート領
域は表面チャネル構造とし、前記第１ゲート領域の半導
体／絶縁膜界面に信号電荷を蓄積し、半導体基板と前記
信号電荷蓄積部との間で、前記第２ゲート領域を介して
電荷のやり取りをする構成とした増幅型固体撮像装置で
あって、隣接画素のＭＯＳ型トランジスタのドレイン領
域と、前記第２ゲート領域との間に、該第２ゲート領域
と同一導電型で、該第２ゲート領域よりも高濃度の電界
吸収領域を形成して成る増幅型固体撮像装置の製造方法
において、前記電界吸収領域とドレイン領域とを、前記
第２ゲート領域の第２電極を用いて自己整合的に形成す
る工程を設けて成ることを特徴とするものである。

【００２２】また、本発明の増幅型固体撮像装置の製造
方法（請求項２）は、前記の製造方法（請求項１）に於
いて、前記第２ゲート電極に自己整合的に、前記第２ゲ
ート領域と同一導電型で、該第２ゲート領域よりも高濃
度の領域を形成し、その後、前記第２ゲート電極側面に
設けたサイドウォール構造に自己整合的に、前記ドレイ
ン領域を形成することにより、前記電界吸収領域とドレ
イン領域とを自己整合的に形成して成ることを特徴とす
るものである。

【００２３】更に、本発明の増幅型固体撮像装置の製造
方法（請求項３）は、前記の製造方法（請求項１）に於
いて、前記第２ゲート電極に自己整合的に、前記第２ゲ
ート領域と同一導電型で、該第２ゲート領域よりも高濃
度の領域を、前記第２ゲート電極下にもぐり込む方向か
らの斜め注入により形成し、その後、前記第２ゲート電
極に自己整合的に、前記ドレイン領域を形成することに
より、前記電界吸収領域とドレイン領域とを自己整合的
に形成して成ることを特徴とするものである。

【００２４】かかる本発明の増幅型固体撮像装置の製造
方法によれば、電界吸収領域と、ＭＯＳ型トランジスタ
のドレイン領域とが、自己整合的に形成されるため、電
界吸収領域の幅を一定のものとすることができるもので
ある。また、第２ゲート電極と電界吸収領域との位置関
係も一定のものとすることができるものである。

【００２５】これにより、特性のばらつきを抑えること
ができるものであり、また、マスクのアライメンントず
れに対するマージンを確保する必要がないため、画素サ
イズの小型化をはかることができるものである。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。

【００２７】図１は、本発明に係る増幅型固体撮像装置
の製造方法の一実施形態の製造工程図である。

【００２８】まず、図１（ａ）に示すように、Ｐ型半導
体基板（濃度：１×１０¹⁵ｃｍ^-2程度）１上に、ゲート
絶縁膜２を形成した後、第２ゲート電極３を、レジスト
４をマスクとして形成する。この電極は、後にサイドウ
ォール構造を形成するため、膜厚を０．３〜０．４×１
０^-4ｃｍ程度とする。このとき、ゲート電極３の膜厚が
薄い場合は、例えば、キャップ膜としてＮＳＧ膜（Ｓｉ
Ｏ₂）膜を電極の上に形成した後、レジスト４をマスク
として、第２ゲート電極３及び前記キャップ膜のＮＳＧ
膜をパターン形成する方法もある。次いで、第２ゲート
電極３及びレジスト４をマスクとして、Ｎ型不純物をイ
オン注入し、Ｎ型ウエル領域（濃度：１×１０¹⁶ｃｍ^-2
程度）５を形成する。

【００２９】その後、図１（ｂ）に示すように、レジス
ト６及び第２ゲート電極３をマスクとして、Ｐ型不純物
をイオン注入し、高濃度Ｐ型領域（濃度：１×１０¹⁷ｃ
ｍ^-2程度）７を形成する。

【００３０】その後、図１（ｃ）に示すように、レジス
ト６を除去し、ＳｉＯ２膜８を膜厚０．３〜０．４μｍ
程度に堆積する。

【００３１】次に、図１（ｄ）に示すように、異方性エ
ッチングによって、サイドウォール構造９を形成する。
このとき、該サイドウォール構造９の横方向の幅が、電
界吸収領域の幅となるため、リセット不良を発生、及び
ポテンシャル・ポケットを形成しないような幅に設定し
なければならない。

【００３２】次いで、図１（ｅ）に示すように、レジス
ト１０及び前記サイドウォール構造９をマスクとして、
高濃度Ｎ型不純物をイオン注入し、或いは、拡散によ
り、ソース／ドレイン高濃度Ｎ⁺領域（濃度：１×１０
²⁰ｃｍ^-2程度）１１、１２を形成する。また、このとき
に電界吸収領域１３も形成されるが、上述の説明から明
らかなように、この電界吸収領域１３の幅は、前記サイ
ドウォール構造９の幅によって決定されており、また、
第２ゲート電極３との位置関係も一定に形成されてい
る。

【００３３】更に、図１（ｆ）に示すように、レジスト
１０を除去し、前記サイドウォール構造９をエッチング
により除去した後、前記第２ゲート電極３の上、前記Ｎ
型ウエル領域５の上、及び前記電界吸収領域１３の上
に、絶縁膜を形成し、その後、第１ゲート電極１４を形
成する。

【００３４】本実施形態の製造方法によれば、前記電界
吸収領域１３が、第２ゲート電極３及びドレイン領域１
２と自己整合的に形成されるため、アライメント・マー
ジンを考慮する必要がなく、画素サイズの縮小が可能で
あり、電界吸収領域を用いない構造では、３．５μｍ程
度必要な前記第２ゲート領域を１μｍ程度としても良好
なリセットが可能となるものである。

【００３５】上記実施形態によれば、ソース／ドレイン
領域１１、１２と、第１ゲート電極１４とを別々のマス
クで形成するため、該ソース／ドレイン領域と第１ゲー
ト電極の領域とを独立に決められるという利点がある
が、アライメント・マージンの点からは不利である。か
かる不利な点を解消した、本発明の第２の実施形態につ
いて、次に説明する。

【００３６】図２は、同実施形態の製造工程図である。

【００３７】まず、図２（ａ）に示すように、Ｐ型半導
体基板（濃度：１×１０¹⁵ｃｍ^-2程度）２１上に、ゲー
ト絶縁膜２２を形成した後、第２ゲート電極２３を、レ
ジスト２４をマスクとして形成する。この電極は、後に
サイドウォール構造を形成するため、膜厚を０．３〜
０．４×１０^-4ｃｍ程度とする。このとき、ゲート電極
２３の膜厚が薄い場合は、例えば、キャップ膜としてＮ
ＳＧ膜（ＳｉＯ₂）膜を電極の上に形成した後、レジス
ト２４をマスクとして、第２ゲート電極２３及び前記キ
ャップ膜のＮＳＧ膜をパターン形成する方法もある。次
いで、第２ゲート電極２３及びレジスト２４をマスクと
して、Ｎ型不純物をイオン注入し、Ｎ型ウエル領域（濃
度：１×１０¹⁶ｃｍ^-2程度）２５を形成する。

【００３８】その後、図２（ｂ）に示すように、レジス
ト２６及び第２ゲート電極２３をマスクとして、Ｐ型不
純物をイオン注入し、高濃度Ｐ型領域（濃度：１×１０
¹⁷ｃｍ^-2程度）２７を形成する。

【００３９】その後、図２（ｃ）に示すように、レジス
ト２６を除去し、ＳｉＯ２膜２８を膜厚０．３〜０．４
μｍ程度に堆積する。

【００４０】次に、図２（ｄ）に示すように、異方性エ
ッチングによって、サイドウォール構造２９を形成す
る。このとき、該サイドウォール構造２９の横方向の幅
が、電界吸収領域の幅となるため、リセット不良を発
生、及びポテンシャル・ポケットを形成しないような幅
に設定しなければならない。

【００４１】次いで、図２（ｅ）に示すように、レジス
ト３０を、前記サイドウォール構造２９の一方のみが露
出するように形成する。

【００４２】続いて、レジスト３０をマスクとして、サ
イドウォール構造２９に対してはエッチングレートが速
く、第２ゲート電極２３に対してはエッチングレートが
遅い選択性の良い条件を用いてエッチングを行い、サイ
ドウォール構造２９は除去するが、第２ゲート電極２３
は余りエッチングされないようにして、図２（ｆ）に示
す構造を作成する。このとき、前記絶縁膜２２とサイド
ウォール構造２９の絶縁膜に同一の材質を用いた場合
は、サイドウォール構造２９の最も膜厚の厚い部分は
０．３〜０．４×１０^-4ｃｍ程度あり、この部分をエッ
チングする過程で、レジスト３０より露出した絶縁膜２
２はエッチングで除去され、基板のＮ型ウエル領域２５
の表面までエッチングが進む。そのため、基板のＮ型ウ
エル領域２５の表面が荒らされる懸念がある。そこで、
前記絶縁膜２２とサイドウォール構造２９に異なった材
質を用い、サイドウォール構造２９の絶縁膜に対しては
エッチングレートが速く、絶縁膜２２及び第２ゲート電
極２３に対してはエッチングレートが遅い高選択性の条
件を使って、サイドウォール構造２９の絶縁膜のみをエ
ッチングし、絶縁膜２２及び第２ゲート電極２３のエッ
チングは進まないようにする方法もある。

【００４３】上記のようにして、サイドウォール構造２
９の片側を除去した後、更に、レジスト３０を除去し、
図２（ｇ）に示すように、第２ゲート電極２３の上、Ｎ
型ウエル領域２５の上、及び、高濃度Ｐ型領域２７の上
に、絶縁膜を形成した後、第１ゲート電極３１を形成す
る。

【００４４】更に、図２（ｈ）に示すように、第１ゲー
ト電極３１、第２ゲート電極２３、及びサイドウォール
構造２９をマスクとして、高濃度Ｎ型不純物をイオン注
入し、或いは拡散により、ソース／ドレイン高濃度Ｎ⁺
領域（濃度：１×１０²⁰ｃｍ^-2程度）３２、３３を形成
する。また、このときに電界吸収領域３４も形成される
が、上述の説明から明らかなように、この電界吸収領域
３４の幅は、前記サイドウォール構造２９の幅によって
決定されており、また、第２ゲート電極２３との位置関
係も一定に形成されている。

【００４５】本実施形態の製造方法によれば、前記電界
吸収領域３４が、第２ゲート電極２３及びドレイン領域
３３と自己整合的に形成されるため、アライメント・マ
ージンを考慮する必要がなく、画素サイズの縮小が可能
であり、電界吸収領域を用いない構造では、３．５μｍ
程度必要な前記第２ゲート領域を１μｍ程度としても良
好なリセットが可能となるものである。

【００４６】最後に、上記２つの実施形態の製造方法に
比べて、更に、工程を簡略化した第３の実施形態の製造
方法について説明する。

【００４７】図３は、同実施形態の製造方法の製造工程
図である。

【００４８】まず、図３（ａ）に示すように、Ｐ型半導
体基板（濃度：１×１０¹⁵ｃｍ^-2程度）４１上に、ゲー
ト絶縁膜４２を形成した後、第２ゲート電極４３を、レ
ジスト４４をマスクとして形成する。次いで、第２ゲー
ト電極４３及びレジスト４４をマスクとして、Ｎ型不純
物をイオン注入し、Ｎ型ウエル領域（濃度：１×１０ ¹⁶
ｃｍ^-2程度）４５を形成する。

【００４９】その後、図３（ｂ）に示すように、レジス
ト４４を除去し、新たに形成したレジスト４６及び第２
ゲート電極４３をマスクとして、Ｐ型不純物を、該不純
物が第２ゲート電極下にもぐり込む方向からイオン注入
し、高濃度Ｐ型領域（濃度：１×１０¹⁷ｃｍ^-2程度）４
７を形成する。

【００５０】その後、図３（ｃ）に示すように、レジス
ト４６を除去し、前記第２ゲート電極４３の上、Ｎ型ウ
エル領域４５の上、及び高濃度Ｐ型領域４７の上に、絶
縁膜を形成した後、第１ゲート電極４８を形成する。

【００５１】更に、図３（ｄ）に示すように、第１ゲー
ト電極４８及び第２ゲート電極４３をマスクとして、高
濃度Ｎ型不純物をイオン注入し、或いは、拡散により、
ソース／ドレイン高濃度Ｎ⁺領域（濃度：１×１０²⁰ｃ
ｍ^-2程度）４９、５０を形成する。また、このときに電
界吸収領域５１も形成されるが、上述の説明から明らか
なように、この電界吸収領域５１の幅は、イオン注入の
条件によって一定に定まり、また、第２ゲート電極４３
との位置関係も一定に形成されることになる。

【００５２】本実施形態の製造方法によれば、サイドウ
ォール構造を形成する必要がないため、従来手法と比べ
て処理工程数を増加させることなく、電界吸収領域５１
を、第２ゲート電極４３に自己整合的に、また、その幅
も一定に形成することができ、アライメント・マージン
を考慮する必要がなく、画素サイズの縮小が可能であ
り、電界吸収領域を用いない構造では、３．５μｍ程度
必要な前記第２ゲート領域を１μｍ程度としても良好な
リセットが可能となるものである。

【００５３】

【発明の効果】以上詳細に説明したように、本発明の増
幅型固体撮像装置の製造方法は、半導体基板上に形成さ
れたＭＯＳ型トランジスタのゲート領域で光電変換し、
該ゲート領域に蓄積した信号電荷による前記ＭＯＳ型ト
ランジスタのポテンシャル変化を電気信号として出力
し、前記光電変換するゲート領域を第１ゲートとし、該
第１ゲートに隣接させて第２ゲート領域を形成し、前記
第１ゲート領域は埋め込みチャネル構造、第２ゲート領
域は表面チャネル構造とし、前記第１ゲート領域の半導
体／絶縁膜界面に信号電荷を蓄積し、半導体基板と前記
信号電荷蓄積部との間で、前記第２ゲート領域を介して
電荷のやり取りをする構成とした増幅型固体撮像装置で
あって、隣接画素のＭＯＳ型トランジスタのドレイン領
域と、前記第２ゲート領域との間に、該第２ゲート領域
と同一導電型で、該第２ゲート領域よりも高濃度の電界
吸収領域を形成して成る増幅型固体撮像装置の製造方法
において、前記電界吸収領域とドレイン領域とを、前記
第２ゲート領域の第２電極を用いて自己整合的に形成す
る工程を設けて成ることを特徴とするものであり、ま
た、本発明の増幅型固体撮像装置の製造方法は、前記の
増幅型固体撮像装置の製造方法に於いて、前記第２ゲー
ト電極に自己整合的に、前記第２ゲート領域と同一導電
型で、該第２ゲート領域よりも高濃度の領域を形成し、
その後、前記第２ゲート電極側面に設けたサイドウォー
ル構造に自己整合的に、前記ドレイン領域を形成するこ
とにより、前記電界吸収領域とドレイン領域とを自己整
合的に形成して成ることを特徴とするものであり、更
に、本発明の増幅型固体撮像装置の製造方法は、前記の
増幅型固体撮像装置の製造方法に於いて、前記第２ゲー
ト電極に自己整合的に、前記第２ゲート領域と同一導電
型で、該第２ゲート領域よりも高濃度の領域を、前記第
２ゲート電極下にもぐり込む方向からの斜め注入により
形成し、その後、前記第２ゲート電極に自己整合的に、
前記ドレイン領域を形成することにより、前記電界吸収
領域とドレイン領域とを自己整合的に形成して成ること
を特徴とするものであり、かかる本発明の増幅型固体撮
像装置の製造方法によれば、電界吸収領域と、ＭＯＳ型
トランジスタのドレイン領域とが、自己整合的に形成さ
れるため、電界吸収領域の幅を一定のものとすることが
できるものであり、また、第２ゲート電極と電界吸収領
域との位置関係も一定のものとすることができるもので
ある。したがって、特性のばらつきを抑えることができ
るものであり、また、マスクのアライメンントずれに対
するマージンを確保する必要がないため、画素サイズの
小型化をはかることができるものである。

【図面の簡単な説明】

【図１】本発明の第一の実施形態の製造方法の製造工程
図である。

【図２】本発明の第二の実施形態の製造方法の製造工程
図である。

【図３】本発明の第三の実施形態の製造方法の製造工程
図である。

【図４】本件出願人が先に提案した増幅型固体撮像装置
の構造図である。

【図５】本件出願人が先に提案した改良型増幅型固体撮
像装置の構造図である。

【図６】同改良型増幅型固体撮像装置の従来の製造方法
の製造工程図である。

【符号の説明】

１、２１、４１Ｐ型半導体基板３、２３、４３第２ゲート電極５、２５、４５Ｎ型ウエル領域７、２７、４７高濃度Ｐ型領域９、２９、サイドウォール構造１１、３２、４９ソース領域１２、３３、５０ドレイン領域１３、３４、５１電界吸収領域１４、３１、４８第１ゲート電極

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成されたＭＯＳ型トラ
ンジスタのゲート領域で光電変換し、該ゲート領域に蓄
積した信号電荷による前記ＭＯＳ型トランジスタのポテ
ンシャル変化を電気信号として出力し、前記光電変換す
るゲート領域を第１ゲートとし、該第１ゲートに隣接さ
せて第２ゲート領域を形成し、前記第１ゲート領域は埋
め込みチャネル構造、第２ゲート領域は表面チャネル構
造とし、前記第１ゲート領域の半導体／絶縁膜界面に信
号電荷を蓄積し、半導体基板と前記信号電荷蓄積部との
間で、前記第２ゲート領域を介して電荷のやり取りをす
る構成とした増幅型固体撮像装置であって、隣接画素の
ＭＯＳ型トランジスタのドレイン領域と、前記第２ゲー
ト領域との間に、該第２ゲート領域と同一導電型で、該
第２ゲート領域よりも高濃度の電界吸収領域を形成して
成る増幅型固体撮像装置の製造方法において、前記電界吸収領域とドレイン領域とを、前記第２ゲート
領域の第２電極を用いて自己整合的に形成する工程を設
けて成ることを特徴とする、増幅型固体撮像装置の製造
方法。
【請求項２】前記請求項１に記載の増幅型固体撮像装
置の製造方法に於いて、前記第２ゲート電極に自己整合
的に、前記第２ゲート領域と同一導電型で、該第２ゲー
ト領域よりも高濃度の領域を形成し、その後、前記第２
ゲート電極側面に設けたサイドウォール構造に自己整合
的に、前記ドレイン領域を形成することにより、前記電
界吸収領域とドレイン領域とを自己整合的に形成して成
ることを特徴とする、増幅型固体撮像装置の製造方法。
【請求項３】前記請求項１に記載の増幅型固体撮像装
置の製造方法に於いて、前記第２ゲート電極に自己整合
的に、前記第２ゲート領域と同一導電型で、該第２ゲー
ト領域よりも高濃度の領域を、前記第２ゲート電極下に
もぐり込む方向からの斜め注入により形成し、その後、
前記第２ゲート電極に自己整合的に、前記ドレイン領域
を形成することにより、前記電界吸収領域とドレイン領
域とを自己整合的に形成して成ることを特徴とする、増
幅型固体撮像装置の製造方法。