JPH11355233A - Ｓｏｎｅｔデータ入力をｓｏｎｅｔに非同期なｄｓ−ｎデータ出力に変換する装置 - Google Patents
Ｓｏｎｅｔデータ入力をｓｏｎｅｔに非同期なｄｓ−ｎデータ出力に変換する装置Info
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- JPH11355233A JPH11355233A JP10172104A JP17210498A JPH11355233A JP H11355233 A JPH11355233 A JP H11355233A JP 10172104 A JP10172104 A JP 10172104A JP 17210498 A JP17210498 A JP 17210498A JP H11355233 A JPH11355233 A JP H11355233A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＮＥＴデータ入力をＳＯＮＥＴに非同期
なＤＳ−Ｎデータ出力に変換する装置で、出力側の条件
が急変して誤差信号の絶対値が大きくなった場合、迅速
に対応できるようにする。 【解決手段】 誤差信号の関数として周波数制御信号を
生成し、ＳＯＮＥＴデータ入力が書込まれるデータバッ
ファを読出す読出しアドレスカウンタのクロック周波数
を制御するが、誤差信号の絶対値が大きな領域では、周
波数制御信号をより大きく拡大してクロック周波数を制
御する。
なＤＳ−Ｎデータ出力に変換する装置で、出力側の条件
が急変して誤差信号の絶対値が大きくなった場合、迅速
に対応できるようにする。 【解決手段】 誤差信号の関数として周波数制御信号を
生成し、ＳＯＮＥＴデータ入力が書込まれるデータバッ
ファを読出す読出しアドレスカウンタのクロック周波数
を制御するが、誤差信号の絶対値が大きな領域では、周
波数制御信号をより大きく拡大してクロック周波数を制
御する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＮＥＴ（Sync
hronous Optical NETwork ）のデータ入力からＳＯＮＥ
Ｔに対し非同期なＤＳ−Ｎのデータ出力を得る装置に関
するものである。ＳＯＮＥＴの伝送速度は５１．８４Ｍ
ｂｐｓを基準とし、ＤＳ−Ｎの伝送速度は６４ｋｂｐｓ
を基準としているので、数値的には互いの伝送速度は整
数倍の関係にあるが、互いのクロック周波数に誤差があ
るため、ＳＯＮＥＴデータとＤＳ−Ｎデータは非同期で
あり、ＳＯＮＥＴデータ入力からＤＳ−Ｎデータ出力を
得るためには特別の装置が必要となる。本発明はこの装
置に関する。
hronous Optical NETwork ）のデータ入力からＳＯＮＥ
Ｔに対し非同期なＤＳ−Ｎのデータ出力を得る装置に関
するものである。ＳＯＮＥＴの伝送速度は５１．８４Ｍ
ｂｐｓを基準とし、ＤＳ−Ｎの伝送速度は６４ｋｂｐｓ
を基準としているので、数値的には互いの伝送速度は整
数倍の関係にあるが、互いのクロック周波数に誤差があ
るため、ＳＯＮＥＴデータとＤＳ−Ｎデータは非同期で
あり、ＳＯＮＥＴデータ入力からＤＳ−Ｎデータ出力を
得るためには特別の装置が必要となる。本発明はこの装
置に関する。
【０００２】
【従来の技術】本発明の先行技術としては特開平６−２
０４９６２号公報で開示された″ＳＯＮＥＴをＤＳ−Ｎ
信号に対して非同期化する装置及び方法″（以下、先行
技術という）がある。最初に先行技術について説明す
る。図４は先行技術の回路構成を示すブロック図で、Ｓ
ＯＮＥＴデータ入力はデータバッファ１に書込まれ、Ｄ
Ｓ−Ｎデータ出力としてこのデータバッファ１から読出
される。データバッファ１内のＳＯＮＥＴデータの書込
み位置を決定する書込みアドレス（ＷＡＤＲ）は、ＳＯ
ＮＥＴクロックを計数する書込みアドレスカウンタ２か
ら供給される。データバッファ１内からＤＳ−Ｎデータ
を読出すアドレス位置は、読出しアドレスカウンタ３か
ら供給される。
０４９６２号公報で開示された″ＳＯＮＥＴをＤＳ−Ｎ
信号に対して非同期化する装置及び方法″（以下、先行
技術という）がある。最初に先行技術について説明す
る。図４は先行技術の回路構成を示すブロック図で、Ｓ
ＯＮＥＴデータ入力はデータバッファ１に書込まれ、Ｄ
Ｓ−Ｎデータ出力としてこのデータバッファ１から読出
される。データバッファ１内のＳＯＮＥＴデータの書込
み位置を決定する書込みアドレス（ＷＡＤＲ）は、ＳＯ
ＮＥＴクロックを計数する書込みアドレスカウンタ２か
ら供給される。データバッファ１内からＤＳ−Ｎデータ
を読出すアドレス位置は、読出しアドレスカウンタ３か
ら供給される。
【０００３】ＳＯＮＥＴデータ入力が書込みアドレスカ
ウンタ２が示す位置に順次書込まれ、適当な時間遅れ
て、読出しアドレスカウンタ３の計数値が前の書込みア
ドレスカウンタ２の計数値となり、前に書込まれたデー
タを読出して行く。読出しアドレスカウンタ３の計数値
の書込みアドレスカウンタ２の計数値に対する遅れの好
適な量は、全アドレス量の半分である。こうしておけ
ば、読出しアドレスカウンタ３の計数値が進みすぎて書
込みアドレスカウンタ２の計数値を追い越すという危険
も、読出しアドレスカウンタ３の計数値が遅れすぎて書
込みアドレスカウンタ２の計数値に追い越される（全ア
ドレスを一回りして）という危険も最小になる。このよ
うな関係に保つために読出しアドレスカウンタ３が計数
するクロックＤＳＣＬＫの周波数がフィードバック制御
される。
ウンタ２が示す位置に順次書込まれ、適当な時間遅れ
て、読出しアドレスカウンタ３の計数値が前の書込みア
ドレスカウンタ２の計数値となり、前に書込まれたデー
タを読出して行く。読出しアドレスカウンタ３の計数値
の書込みアドレスカウンタ２の計数値に対する遅れの好
適な量は、全アドレス量の半分である。こうしておけ
ば、読出しアドレスカウンタ３の計数値が進みすぎて書
込みアドレスカウンタ２の計数値を追い越すという危険
も、読出しアドレスカウンタ３の計数値が遅れすぎて書
込みアドレスカウンタ２の計数値に追い越される（全ア
ドレスを一回りして）という危険も最小になる。このよ
うな関係に保つために読出しアドレスカウンタ３が計数
するクロックＤＳＣＬＫの周波数がフィードバック制御
される。
【０００４】読出しアドレスカウンタ３の計数値（ＲＡ
ＤＲ）の書込みアドレスカウンタ２の計数値（ＷＡＤ
Ｒ）に対する遅れの好適な量からのずれが、オフセット
（offset）量としてバッファ・オフセット・レジスタ４
に格納される。この値は制御ループタイマ５が発生する
タイミングパルスＵＰＤＡＴＥごとに更新される。マイ
クロコントローラ（micro-controller）６はバッファ・
オフセット・レジスタ４の内容（OFFSET）を誤差信号と
し、この誤差信号から周波数調整信号を生成する。
ＤＲ）の書込みアドレスカウンタ２の計数値（ＷＡＤ
Ｒ）に対する遅れの好適な量からのずれが、オフセット
（offset）量としてバッファ・オフセット・レジスタ４
に格納される。この値は制御ループタイマ５が発生する
タイミングパルスＵＰＤＡＴＥごとに更新される。マイ
クロコントローラ（micro-controller）６はバッファ・
オフセット・レジスタ４の内容（OFFSET）を誤差信号と
し、この誤差信号から周波数調整信号を生成する。
【０００５】図５は従来のマイクロコントローラ６にお
ける演算を示すブロック図で、符号６０、６３、６４は
それぞれ乗算器、６５は加算器、６１は積分回路、６２
は微分回路である。バッファ・オフセット・レジスタ４
から誤差信号ｅ（ｎｔ）を入力し、ＤＤＳ（Direct Dig
ital Synthesizer）回路７へ周波数調整信号ｍ（ｎｔ）
を出力するいわゆるＰＤＩ制御の場合、 ｍ（ｎｔ）＝ＫP ｅ（ｎｔ）＋ＫI ∫ｅ（ｎｔ）ｄｔ＋ＫD ｄｅ（ｎｔ）／ｄｔ ・・・ （１）となる。 積分項と微分項とは制御特性の向上のためであって、Ｋ
D ＝０とする場合もあり、ＫI ＝０とする場合もあり、
ＫD ＝ＫI ＝０とする場合もある。先行技術の場合はフ
ァジー制御の場合も考えている。
ける演算を示すブロック図で、符号６０、６３、６４は
それぞれ乗算器、６５は加算器、６１は積分回路、６２
は微分回路である。バッファ・オフセット・レジスタ４
から誤差信号ｅ（ｎｔ）を入力し、ＤＤＳ（Direct Dig
ital Synthesizer）回路７へ周波数調整信号ｍ（ｎｔ）
を出力するいわゆるＰＤＩ制御の場合、 ｍ（ｎｔ）＝ＫP ｅ（ｎｔ）＋ＫI ∫ｅ（ｎｔ）ｄｔ＋ＫD ｄｅ（ｎｔ）／ｄｔ ・・・ （１）となる。 積分項と微分項とは制御特性の向上のためであって、Ｋ
D ＝０とする場合もあり、ＫI ＝０とする場合もあり、
ＫD ＝ＫI ＝０とする場合もある。先行技術の場合はフ
ァジー制御の場合も考えている。
【０００６】図６はＤＤＳ回路７の内部構成を示すブロ
ック図で、図において、符号７０ａは中心周波数レジス
タ、７０ｂは加算器、７１ａはアキュムレータ用加算
器、７１ｂはアキュムレータ、７２はルックアップテー
ブル用ＲＯＭ（ＲＯＭは読出し専用メモリ）、７３はＤ
ＡＣ（ディジタル・アナログ変換器）、７４はＬＰＦ
（ローパスフィルタ）である。誤差信号ｅ（ｎｔ）には
正と負の値があり、従って周波数調整信号ｍ（ｎｔ）に
は正と負の値があるが、加算器７１ａ、アキュムレータ
７１ｂによる累算値が負になることはＤＤＳ回路として
は避ける必要があり、中心周波数レジスタ７０ａと加算
器７０ｂとが設けられ、周波数調整信号の値が０であれ
ば、ＤＤＳ回路は中心周波数を発生する。
ック図で、図において、符号７０ａは中心周波数レジス
タ、７０ｂは加算器、７１ａはアキュムレータ用加算
器、７１ｂはアキュムレータ、７２はルックアップテー
ブル用ＲＯＭ（ＲＯＭは読出し専用メモリ）、７３はＤ
ＡＣ（ディジタル・アナログ変換器）、７４はＬＰＦ
（ローパスフィルタ）である。誤差信号ｅ（ｎｔ）には
正と負の値があり、従って周波数調整信号ｍ（ｎｔ）に
は正と負の値があるが、加算器７１ａ、アキュムレータ
７１ｂによる累算値が負になることはＤＤＳ回路として
は避ける必要があり、中心周波数レジスタ７０ａと加算
器７０ｂとが設けられ、周波数調整信号の値が０であれ
ば、ＤＤＳ回路は中心周波数を発生する。
【０００７】また周波数調整信号の値が正であれば、Ｄ
ＤＳ回路は中心周波数よりも高い周波数を発生し、周波
数調整信号の値が負であれば、ＤＤＳ回路は中心周波数
よりも低い周波数を発生する。すなわち中心周波数レジ
スタ７０ａの内容と周波数調整信号の値が加算器７０ｂ
で加算され、この加算器７０ｂの出力（この出力が常に
正になるように中心周波数レジスタ７０ａの内容が定め
られている）に比例する周波数の正弦波が発生する。
ＤＳ回路は中心周波数よりも高い周波数を発生し、周波
数調整信号の値が負であれば、ＤＤＳ回路は中心周波数
よりも低い周波数を発生する。すなわち中心周波数レジ
スタ７０ａの内容と周波数調整信号の値が加算器７０ｂ
で加算され、この加算器７０ｂの出力（この出力が常に
正になるように中心周波数レジスタ７０ａの内容が定め
られている）に比例する周波数の正弦波が発生する。
【０００８】アキュムレータ７１ｂのモジュロをＮとす
ると、アキュムレータ７１ｂの内容は、０、１、２、・
・・ｊ、・・・Ｎ−１のうちの何れかの整数値となり、
ＤＤＳリファレンス・クロックごとに加算器７０ｂの出
力値だけ増加する。ルックアップテーブル用ＲＯＭ７２
には、アキュムレータ７１ｂの出力ｊをアドレスとする
アドレス位置にｓｉｎ２πｊ／Ｎの値をデータとして格
納してあるので、ＲＯＭ７２の出力は正弦波となり、そ
の周波数は加算器７０ｂの出力に比例する。これをＤＡ
Ｃ７３でアナログ信号とし、ＬＰＦ７４で平滑化しクロ
ックＣＬＫ１として出力する。
ると、アキュムレータ７１ｂの内容は、０、１、２、・
・・ｊ、・・・Ｎ−１のうちの何れかの整数値となり、
ＤＤＳリファレンス・クロックごとに加算器７０ｂの出
力値だけ増加する。ルックアップテーブル用ＲＯＭ７２
には、アキュムレータ７１ｂの出力ｊをアドレスとする
アドレス位置にｓｉｎ２πｊ／Ｎの値をデータとして格
納してあるので、ＲＯＭ７２の出力は正弦波となり、そ
の周波数は加算器７０ｂの出力に比例する。これをＤＡ
Ｃ７３でアナログ信号とし、ＬＰＦ７４で平滑化しクロ
ックＣＬＫ１として出力する。
【０００９】図４に戻り、クロックＣＬＫ１はローカル
発振器１１の出力周波数とダブルバランス式ミキサ１０
により周波数合成され（この場合は和周波数が抽出さ
れ）、帯域フィルタ９、論理レベル変換器１２を経て読
出しアドレスカウンタ３用のクロックＤＳＣＬＫとして
読出しアドレスカウンタ３によって計数される。以上述
べたフィードバック回路によりＷＡＤＲとＲＡＤＲの差
は所定値に保たれる。
発振器１１の出力周波数とダブルバランス式ミキサ１０
により周波数合成され（この場合は和周波数が抽出さ
れ）、帯域フィルタ９、論理レベル変換器１２を経て読
出しアドレスカウンタ３用のクロックＤＳＣＬＫとして
読出しアドレスカウンタ３によって計数される。以上述
べたフィードバック回路によりＷＡＤＲとＲＡＤＲの差
は所定値に保たれる。
【００１０】図７は、以上説明した動作の各ステップを
示すフローチャートである。ステップ１０１で各部の初
期化を行い、ステップ１０２ではファームウェアが″オ
ンラインモード″になるのを待ち、ステップ１０３では
初期周波数を設定する。例えば周波数制御信号の数値を
０とする。ステップ１０４で割り込みが許可され、ステ
ップ１０５では制御ループタイマのＵＰＤＡＴＥ信号に
よる割り込みを待つ。割り込みがあるとバッファ・オフ
セット・レジスタ４を読む（ステップ１０６Ａ）。この
ときスピルがあるかどうかを調べる（ステップ１０６
Ｂ）。
示すフローチャートである。ステップ１０１で各部の初
期化を行い、ステップ１０２ではファームウェアが″オ
ンラインモード″になるのを待ち、ステップ１０３では
初期周波数を設定する。例えば周波数制御信号の数値を
０とする。ステップ１０４で割り込みが許可され、ステ
ップ１０５では制御ループタイマのＵＰＤＡＴＥ信号に
よる割り込みを待つ。割り込みがあるとバッファ・オフ
セット・レジスタ４を読む（ステップ１０６Ａ）。この
ときスピルがあるかどうかを調べる（ステップ１０６
Ｂ）。
【００１１】スピルとは、読出しアドレスカウンタ３の
計数値が進みすぎて書込みアドレスカウンタ２の計数値
を追い越す場合と、読出しアドレスカウンタ３の計数値
が遅れすぎて書込みアドレスカウンタ２の計数値に追い
越される（全アドレスを一回りして）場合とを総称す
る。スピルがあればバッファ・オフセット・レジスタ４
をリセットして（ステップ１０６Ｃ）、ステップ１０５
へ戻る。
計数値が進みすぎて書込みアドレスカウンタ２の計数値
を追い越す場合と、読出しアドレスカウンタ３の計数値
が遅れすぎて書込みアドレスカウンタ２の計数値に追い
越される（全アドレスを一回りして）場合とを総称す
る。スピルがあればバッファ・オフセット・レジスタ４
をリセットして（ステップ１０６Ｃ）、ステップ１０５
へ戻る。
【００１２】スピルが無ければステップ１０７で平均オ
フセット及び平均スロープを新しく計算する。平均オフ
セットの計算とは図５の積分回路６１の動作であり、平
均スロープの計算とは図５の微分回路６２の動作であ
る。次に、ステップ１０８で上述の式（１）の計算を行
い、ステップ１０９で新しく計算した周波数調整信号を
ＤＤＳに送り、ステップ１０５に戻り、次の割り込みを
待つ。
フセット及び平均スロープを新しく計算する。平均オフ
セットの計算とは図５の積分回路６１の動作であり、平
均スロープの計算とは図５の微分回路６２の動作であ
る。次に、ステップ１０８で上述の式（１）の計算を行
い、ステップ１０９で新しく計算した周波数調整信号を
ＤＤＳに送り、ステップ１０５に戻り、次の割り込みを
待つ。
【００１３】
【発明が解決しようとする課題】先行技術の装置は以上
のように構成され、誤差信号ｅ（ｎｔ）から周波数制御
信号ｍ（ｎｔ）を生成するに際し、ｅ（ｎｔ）の絶対値
の大きさについては何らの考慮をはらうことなく、一律
に上述の式（１）で演算して決定している。従って、ｅ
（ｎｔ）が急激に変化した場合、読出しアドレスカウン
タ３に供給すべきクロックＤＳＣＬＫの周波数が最終値
に達するまでに必要な時間が長すぎるという問題があっ
た。ＤＳ−Ｎの切替えを行う場合には急激にｅ（ｎｔ）
が変動するので、この問題は重大になる。
のように構成され、誤差信号ｅ（ｎｔ）から周波数制御
信号ｍ（ｎｔ）を生成するに際し、ｅ（ｎｔ）の絶対値
の大きさについては何らの考慮をはらうことなく、一律
に上述の式（１）で演算して決定している。従って、ｅ
（ｎｔ）が急激に変化した場合、読出しアドレスカウン
タ３に供給すべきクロックＤＳＣＬＫの周波数が最終値
に達するまでに必要な時間が長すぎるという問題があっ
た。ＤＳ−Ｎの切替えを行う場合には急激にｅ（ｎｔ）
が変動するので、この問題は重大になる。
【００１４】本発明の目的は従来の装置における上述の
問題を解決し、急激に誤差信号が変化する場合にも読出
しアドレスカウンタ３に供給すべきクロックＤＳＣＬＫ
の周波数が迅速にその最終値に達する装置を提供するこ
とにある。
問題を解決し、急激に誤差信号が変化する場合にも読出
しアドレスカウンタ３に供給すべきクロックＤＳＣＬＫ
の周波数が迅速にその最終値に達する装置を提供するこ
とにある。
【００１５】
【課題を解決するための手段】上述の目的を達成するた
め本発明は、従来の装置における周波数制御信号を一次
制御信号とし、この一次制御信号の非線形関数である周
波数制御信号を用いて、読出しアドレスカウンタ３に供
給すべきクロックＤＳＣＬＫの周波数をフィードバック
制御した。この非線形関数関係では、一次制御信号（そ
の絶対値）がより大きくなると、より大きい拡大率を以
て拡大されて周波数制御信号が生成されるようにしたの
で、誤差信号が急激に変化した場合でも、読出しアドレ
スカウンタに供給すべきクロックＤＳＣＬＫの周波数が
最終値に達するまでに必要な時間が長すぎるという問題
が解決される。また一次制御信号から周波数制御信号を
生成するには特性変換用ＲＯＭを用い、あるいは演算回
路を用いて容易に生成することができる。
め本発明は、従来の装置における周波数制御信号を一次
制御信号とし、この一次制御信号の非線形関数である周
波数制御信号を用いて、読出しアドレスカウンタ３に供
給すべきクロックＤＳＣＬＫの周波数をフィードバック
制御した。この非線形関数関係では、一次制御信号（そ
の絶対値）がより大きくなると、より大きい拡大率を以
て拡大されて周波数制御信号が生成されるようにしたの
で、誤差信号が急激に変化した場合でも、読出しアドレ
スカウンタに供給すべきクロックＤＳＣＬＫの周波数が
最終値に達するまでに必要な時間が長すぎるという問題
が解決される。また一次制御信号から周波数制御信号を
生成するには特性変換用ＲＯＭを用い、あるいは演算回
路を用いて容易に生成することができる。
【００１６】具体的には本発明のＳＯＮＥＴデータ入力
をＳＯＮＥＴに非同期なＤＳ−Ｎデータ出力に変換する
装置は、ＳＯＮＥＴ（Synchronous Optical NETwork ）
のデータ入力をデータバッファに書込むため、ＳＯＮＥ
Ｔに同期したＳＯＮＥＴクロックを基にして書込みアド
レスを生成する書込みアドレスカウンタ、このデータバ
ッファからＤＳ−Ｎデータ出力を読出すための読出しア
ドレスを生成する読出しアドレスカウンタ、この読出し
アドレスカウンタの計数値の前記書込みアドレスカウン
タの計数値に対する遅れ量と予め定められた量との間の
誤差量が設定されるバッファ・オフセット・レジスタ、
このバッファ・オフセット・レジスタの内容を誤差信号
とし、この誤差信号によって前記読出しアドレスカウン
タのクロックとなる読出しアドレスカウンタ用クロック
の周波数を制御するフィードバック制御手段を備え、こ
のフィードバック制御手段は、前記誤差信号から誤差信
号の関数である一次制御信号を算出する手段と、この一
次制御信号の非線形関数である周波数制御信号を生成す
る手段と、前記周波数制御信号により前記アドレスカウ
ンタ用クロックの周波数を制御する手段とを備えたこと
を特徴とする。
をＳＯＮＥＴに非同期なＤＳ−Ｎデータ出力に変換する
装置は、ＳＯＮＥＴ（Synchronous Optical NETwork ）
のデータ入力をデータバッファに書込むため、ＳＯＮＥ
Ｔに同期したＳＯＮＥＴクロックを基にして書込みアド
レスを生成する書込みアドレスカウンタ、このデータバ
ッファからＤＳ−Ｎデータ出力を読出すための読出しア
ドレスを生成する読出しアドレスカウンタ、この読出し
アドレスカウンタの計数値の前記書込みアドレスカウン
タの計数値に対する遅れ量と予め定められた量との間の
誤差量が設定されるバッファ・オフセット・レジスタ、
このバッファ・オフセット・レジスタの内容を誤差信号
とし、この誤差信号によって前記読出しアドレスカウン
タのクロックとなる読出しアドレスカウンタ用クロック
の周波数を制御するフィードバック制御手段を備え、こ
のフィードバック制御手段は、前記誤差信号から誤差信
号の関数である一次制御信号を算出する手段と、この一
次制御信号の非線形関数である周波数制御信号を生成す
る手段と、前記周波数制御信号により前記アドレスカウ
ンタ用クロックの周波数を制御する手段とを備えたこと
を特徴とする。
【００１７】また前記一次制御信号の非線形関数である
周波数制御信号を生成する手段は、当該一次制御信号を
アドレス信号としたアドレス位置に、当該一次制御信号
の非線形関数である周波数制御信号が格納される特性変
換用ＲＯＭ（読出し専用メモリ）であることを特徴とす
る。
周波数制御信号を生成する手段は、当該一次制御信号を
アドレス信号としたアドレス位置に、当該一次制御信号
の非線形関数である周波数制御信号が格納される特性変
換用ＲＯＭ（読出し専用メモリ）であることを特徴とす
る。
【００１８】また前記特性変換用ＲＯＭの入力（前記一
次制御信号）に対する出力（前記周波数制御信号）の特
性は、互いに傾斜の異なる折線の接続で表されることを
特徴とする。
次制御信号）に対する出力（前記周波数制御信号）の特
性は、互いに傾斜の異なる折線の接続で表されることを
特徴とする。
【００１９】また前記折線の傾斜は、前記入力信号（前
記一次制御信号）の絶対値が大きな領域において大きく
なることを特徴とする。
記一次制御信号）の絶対値が大きな領域において大きく
なることを特徴とする。
【００２０】また前記特性変換用ＲＯＭの入力（前記一
次制御信号）に対する出力（前記周波数制御信号）の特
性は、曲線で表されることを特徴とする。
次制御信号）に対する出力（前記周波数制御信号）の特
性は、曲線で表されることを特徴とする。
【００２１】また前記特性変換用ＲＯＭの入力（前記一
次制御信号）に対する出力（前記周波数制御信号）の特
性は、ｘ＞０の領域では、曲線 ｙ＝ａｘ＋ｂｘ2 （こ
こに、ｘは入力信号、ｙは出力信号、ａ、ｂはそれぞれ
正の係数）で表され、ｘ＜０の領域では、曲線 ｙ＝ａ
ｘ−ｂｘ2 表されることを特徴とする。
次制御信号）に対する出力（前記周波数制御信号）の特
性は、ｘ＞０の領域では、曲線 ｙ＝ａｘ＋ｂｘ2 （こ
こに、ｘは入力信号、ｙは出力信号、ａ、ｂはそれぞれ
正の係数）で表され、ｘ＜０の領域では、曲線 ｙ＝ａ
ｘ−ｂｘ2 表されることを特徴とする。
【００２２】また前記フィードバック制御手段は、互い
に特性の異なる複数の特性変換用ＲＯＭと、この複数の
特性変換用ＲＯＭから任意の１つの特性変換用ＲＯＭを
選択して使用するセレクタとを備えたことを特徴とす
る。
に特性の異なる複数の特性変換用ＲＯＭと、この複数の
特性変換用ＲＯＭから任意の１つの特性変換用ＲＯＭを
選択して使用するセレクタとを備えたことを特徴とす
る。
【００２３】また前記一次制御信号の非線形関数である
周波数制御信号を生成する手段は、当該一次制御信号を
ｘとするとき、ｘ＞０の領域ではａｘ＋ｂｘ2 ＝ｙの演
算を行い、周波数制御信号ｙを算出し、ｘ＜０の領域で
はａｘ−ｂｘ2 ＝ｙの演算を行い、周波数制御信号ｙを
算出することを特徴とする。
周波数制御信号を生成する手段は、当該一次制御信号を
ｘとするとき、ｘ＞０の領域ではａｘ＋ｂｘ2 ＝ｙの演
算を行い、周波数制御信号ｙを算出し、ｘ＜０の領域で
はａｘ−ｂｘ2 ＝ｙの演算を行い、周波数制御信号ｙを
算出することを特徴とする。
【００２４】さらに前記一次制御信号の非線形関数であ
る周波数制御信号を生成する手段は、当該一次制御信号
をｘとするとき、−ｃ＜ｘ＜＋ｃの領域では、ｙ＝ｄｘ
の演算により周波数制御信号ｙを算出し、ｃ＜ｘの領域
ではｙ＝ｅ（ｘ−ｃ）＋ｄｃの演算により周波数制御信
号ｙを算出し、ｘ＜−ｃの領域ではｙ＝ｅ（ｘ−ｃ）−
ｄｃの演算により周波数制御信号ｙを算出することを特
徴とする。
る周波数制御信号を生成する手段は、当該一次制御信号
をｘとするとき、−ｃ＜ｘ＜＋ｃの領域では、ｙ＝ｄｘ
の演算により周波数制御信号ｙを算出し、ｃ＜ｘの領域
ではｙ＝ｅ（ｘ−ｃ）＋ｄｃの演算により周波数制御信
号ｙを算出し、ｘ＜−ｃの領域ではｙ＝ｅ（ｘ−ｃ）−
ｄｃの演算により周波数制御信号ｙを算出することを特
徴とする。
【００２５】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。本発明の装置は、先行技術の装置
の構成を示す図４において、マイクロコントローラ６を
変更するだけで構成することができる。図１は本発明の
マイクロコントローラの一実施形態を示すブロック図で
ある。図１において、図５と同一符号は同一部分を示
し、符号６６は特性変換用ＲＯＭを示す。また、図５の
周波数制御信号ｍ（ｎｔ）に相当する加算器６５の出力
は、図１では一次制御信号としてｐ（ｎｔ）で表され、
この一次制御信号としてｐ（ｎｔ）をアドレス信号とし
て特性変換用ＲＯＭ６６を読み出すと、本発明の周波数
制御信号ｍ（ｎｔ）が得られる。
を参照して説明する。本発明の装置は、先行技術の装置
の構成を示す図４において、マイクロコントローラ６を
変更するだけで構成することができる。図１は本発明の
マイクロコントローラの一実施形態を示すブロック図で
ある。図１において、図５と同一符号は同一部分を示
し、符号６６は特性変換用ＲＯＭを示す。また、図５の
周波数制御信号ｍ（ｎｔ）に相当する加算器６５の出力
は、図１では一次制御信号としてｐ（ｎｔ）で表され、
この一次制御信号としてｐ（ｎｔ）をアドレス信号とし
て特性変換用ＲＯＭ６６を読み出すと、本発明の周波数
制御信号ｍ（ｎｔ）が得られる。
【００２６】図２に特性変換用ＲＯＭ６６の入出力特性
の例を示す。図２（ａ）の場合は入力（一次制御信号ｐ
（ｎｔ））に対する出力（周波数制御信号ｍ（ｎｔ））
の特性が折線の接続で表され、折線の傾斜（横軸に対す
る）は入力の絶対値が大きい領域で大きくなっている。
図２（ｂ）の場合は入力に対する出力の特性が曲線で表
され、ここでもまた、曲線の傾斜（横軸に対する）は入
力の絶対値が大きい領域で大きくなっている。誤差信号
ｅ（ｎｔ）が大きなときは一次制御信号ｐ（ｎｔ）も大
きくなるが、一次制御信号ｐ（ｎｔ）の拡大率も大きく
なり、周波数制御信号ｍ（ｎｔ）は２重に大きくなっ
て、誤差信号ｅ（ｎｔ）を速やかに０にするように作用
する。特性変換用ＲＯＭ６６の入出力特性は実験結果な
どから、最も好適な特性を決定することができる。互い
に異なる入出力特性を持つ複数の特性変換用ＲＯＭと、
これら複数のＲＯＭから１つのＲＯＭを選択使用するセ
レクタとを設けることもできる。
の例を示す。図２（ａ）の場合は入力（一次制御信号ｐ
（ｎｔ））に対する出力（周波数制御信号ｍ（ｎｔ））
の特性が折線の接続で表され、折線の傾斜（横軸に対す
る）は入力の絶対値が大きい領域で大きくなっている。
図２（ｂ）の場合は入力に対する出力の特性が曲線で表
され、ここでもまた、曲線の傾斜（横軸に対する）は入
力の絶対値が大きい領域で大きくなっている。誤差信号
ｅ（ｎｔ）が大きなときは一次制御信号ｐ（ｎｔ）も大
きくなるが、一次制御信号ｐ（ｎｔ）の拡大率も大きく
なり、周波数制御信号ｍ（ｎｔ）は２重に大きくなっ
て、誤差信号ｅ（ｎｔ）を速やかに０にするように作用
する。特性変換用ＲＯＭ６６の入出力特性は実験結果な
どから、最も好適な特性を決定することができる。互い
に異なる入出力特性を持つ複数の特性変換用ＲＯＭと、
これら複数のＲＯＭから１つのＲＯＭを選択使用するセ
レクタとを設けることもできる。
【００２７】図３は本発明のマイクロコントローラの他
の実施形態を示すブロック図である。図３において、図
１と同一符号は同一部分を示し、同様に動作するのでそ
の説明は省略する。図３では図１の特性変換用ＲＯＭ６
６の代わりに演算回路６７を設け、入力である一次制御
信号ｐ（ｎｔ）（以下ｘで表す）から出力である周波数
制御信号ｍ（ｎｔ）（以下ｙで表す）を算出する。例え
ば図２（ａ）の特性を得るには、−ｃ＜ｘ＜＋ｃ の領
域では ｙ＝ｄｘ （ｃ、ｄは正の係数）でｙを定め、
ｃ＜ｘ の領域では ｙ＝ｅ（ｘ−ｃ）＋ｄｃ でｙを
定め（ｅは正の係数）、ｘ＜−ｃ の領域では ｙ＝ｅ
（ｘ−ｃ）−ｄｃ でｙを定め、ｅ＞ｄ としておけば
よい。
の実施形態を示すブロック図である。図３において、図
１と同一符号は同一部分を示し、同様に動作するのでそ
の説明は省略する。図３では図１の特性変換用ＲＯＭ６
６の代わりに演算回路６７を設け、入力である一次制御
信号ｐ（ｎｔ）（以下ｘで表す）から出力である周波数
制御信号ｍ（ｎｔ）（以下ｙで表す）を算出する。例え
ば図２（ａ）の特性を得るには、−ｃ＜ｘ＜＋ｃ の領
域では ｙ＝ｄｘ （ｃ、ｄは正の係数）でｙを定め、
ｃ＜ｘ の領域では ｙ＝ｅ（ｘ−ｃ）＋ｄｃ でｙを
定め（ｅは正の係数）、ｘ＜−ｃ の領域では ｙ＝ｅ
（ｘ−ｃ）−ｄｃ でｙを定め、ｅ＞ｄ としておけば
よい。
【００２８】また図２（ｂ）の特性を得るには、ａ、ｂ
を正の係数としてｘ＞０ の領域では ｙ＝ａｘ＋ｂｘ
2 でｙを定め、ｘ＜０ の領域では ｙ＝ａｘ−ｂｘ
2 でｙを定めればよい。
を正の係数としてｘ＞０ の領域では ｙ＝ａｘ＋ｂｘ
2 でｙを定め、ｘ＜０ の領域では ｙ＝ａｘ−ｂｘ
2 でｙを定めればよい。
【００２９】本発明の装置が先行技術の装置と異なる部
分は以上に説明したマイクロコントローラの部分だけで
あって、その他の部分は先行技術の装置の部分をそのま
ま用いることも、あるいは先行技術の装置の部分以外の
従来公知の部分を用いることもできるので、その説明は
省略する。また、本発明の装置の動作ステップは図７に
ついて説明した先行技術の装置の動作ステップと同様と
なる。
分は以上に説明したマイクロコントローラの部分だけで
あって、その他の部分は先行技術の装置の部分をそのま
ま用いることも、あるいは先行技術の装置の部分以外の
従来公知の部分を用いることもできるので、その説明は
省略する。また、本発明の装置の動作ステップは図７に
ついて説明した先行技術の装置の動作ステップと同様と
なる。
【００３０】
【発明の効果】以上述べたように本発明によれば、誤差
信号ｅ（ｎｔ）が急に大きく変化した場合でも読出しア
ドレスカウンタ用クロックＤＳＣＬＫの周波数を迅速に
正常値に到達させることができ、動作速度の大幅な向上
が図れると共に安定した動作を行わせることができると
いう効果がある。
信号ｅ（ｎｔ）が急に大きく変化した場合でも読出しア
ドレスカウンタ用クロックＤＳＣＬＫの周波数を迅速に
正常値に到達させることができ、動作速度の大幅な向上
が図れると共に安定した動作を行わせることができると
いう効果がある。
【図１】本発明の装置に使用されるマイクロコントロー
ラの一実施形態を示すブロック図である。
ラの一実施形態を示すブロック図である。
【図２】図１の特性変換用ＲＯＭの入出力特性を示す特
性図である。
性図である。
【図３】本発明の装置に使用されるマイクロコントロー
ラの他の実施形態を示すブロック図である。
ラの他の実施形態を示すブロック図である。
【図４】先行技術の装置を示すブロック図である。
【図５】図４のマイクロコントローラの構成を示すブロ
ック図である。
ック図である。
【図６】図４のＤＤＳ回路の構成を示すブロック図であ
る。
る。
【図７】図４の装置の動作ステップを示すフローチャー
トである。
トである。
１ データバッファ ２ 書込みアドレスカウンタ ３ 読出しアドレスカウンタ ４ バッファ・オフセット・レジスタ ５ 制御ループタイマ ６ マイクロコントローラ ７ ＤＤＳ回路 ６０ 乗算回路 ６１ 微分回路 ６２ 積分回路 ６３ 乗算回路 ６４ 乗算回路 ６５ 加算回路 ６６ 特性変換用ＲＯＭ ６７ 演算回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年４月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (9)
- 【請求項１】 ＳＯＮＥＴ（Synchronous Optical NETw
ork ）のデータ入力をデータバッファに書込むため、Ｓ
ＯＮＥＴに同期したＳＯＮＥＴクロックを基にして書込
みアドレスを生成する書込みアドレスカウンタ、 このデータバッファからＤＳ−Ｎデータ出力を読出すた
めの読出しアドレスを生成する読出しアドレスカウン
タ、 この読出しアドレスカウンタの計数値の前記書込みアド
レスカウンタの計数値に対する遅れ量と予め定められた
量との間の誤差量が設定されるバッファ・オフセット・
レジスタ、 このバッファ・オフセット・レジスタの内容を誤差信号
とし、この誤差信号によって前記読出しアドレスカウン
タのクロックとなる読出しアドレスカウンタ用クロック
の周波数を制御するフィードバック制御手段を備え、 このフィードバック制御手段は、前記誤差信号から誤差
信号の関数である一次制御信号を算出する手段と、この
一次制御信号の非線形関数である周波数制御信号を生成
する手段と、前記周波数制御信号により前記アドレスカ
ウンタ用クロックの周波数を制御する手段とを備えたこ
とを特徴とするＳＯＮＥＴデータ入力をＳＯＮＥＴに非
同期なＤＳ−Ｎデータ出力に変換する装置。 - 【請求項２】 請求項１記載のＳＯＮＥＴデータ入力を
ＳＯＮＥＴに非同期なＤＳ−Ｎデータ出力に変換する装
置において、 前記一次制御信号の非線形関数である周波数制御信号を
生成する手段は、 当該一次制御信号をアドレス信号としたアドレス位置
に、当該一次制御信号の非線形関数である周波数制御信
号が格納される特性変換用ＲＯＭ（読出し専用メモリ）
であることを特徴とするＳＯＮＥＴデータ入力をＳＯＮ
ＥＴに非同期なＤＳ−Ｎデータ出力に変換する装置。 - 【請求項３】 請求項２記載のＳＯＮＥＴデータ入力を
ＳＯＮＥＴに非同期なＤＳ−Ｎデータ出力に変換する装
置において、 前記特性変換用ＲＯＭの入力（前記一次制御信号）に対
する出力（前記周波数制御信号）の特性は、 互いに傾斜の異なる折線の接続で表されることを特徴と
するＳＯＮＥＴデータ入力をＳＯＮＥＴに非同期なＤＳ
−Ｎデータ出力に変換する装置。 - 【請求項４】 請求項３記載のＳＯＮＥＴデータ入力を
ＳＯＮＥＴに非同期なＤＳ−Ｎデータ出力に変換する装
置において、 前記折線の傾斜は、 前記入力信号（前記一次制御信号）の絶対値が大きな領
域において大きくなることを特徴とするＳＯＮＥＴデー
タ入力をＳＯＮＥＴに非同期なＤＳ−Ｎデータ出力に変
換する装置。 - 【請求項５】 請求項２記載のＳＯＮＥＴデータ入力を
ＳＯＮＥＴに非同期なＤＳ−Ｎデータ出力に変換する装
置において、 前記特性変換用ＲＯＭの入力（前記一次制御信号）に対
する出力（前記周波数制御信号）の特性は、 曲線で表されることを特徴とするＳＯＮＥＴデータ入力
をＳＯＮＥＴに非同期なＤＳ−Ｎデータ出力に変換する
装置。 - 【請求項６】 請求項５記載のＳＯＮＥＴデータ入力を
ＳＯＮＥＴに非同期なＤＳ−Ｎデータ出力に変換する装
置において、 前記特性変換用ＲＯＭの入力（前記一次制御信号）に対
する出力（前記周波数制御信号）の特性は、 ｘ＞０の領域では、曲線 ｙ＝ａｘ＋ｂｘ2 （ここに、
ｘは入力信号、ｙは出力信号、ａ、ｂはそれぞれ正の係
数）で表され、 ｘ＜０の領域では、曲線 ｙ＝ａｘ−ｂｘ2 表されるこ
とを特徴とするＳＯＮＥＴデータ入力をＳＯＮＥＴに非
同期なＤＳ−Ｎデータ出力に変換する装置。 - 【請求項７】 請求項２記載のＳＯＮＥＴデータ入力を
ＳＯＮＥＴに非同期なＤＳ−Ｎデータ出力に変換する装
置において、 前記フィードバック制御手段は、 互いに特性の異なる複数の特性変換用ＲＯＭと、この複
数の特性変換用ＲＯＭから任意の１つの特性変換用ＲＯ
Ｍを選択して使用するセレクタとを備えたことを特徴と
するＳＯＮＥＴデータ入力をＳＯＮＥＴに非同期なＤＳ
−Ｎデータ出力に変換する装置。 - 【請求項８】 請求項１記載のＳＯＮＥＴデータ入力を
ＳＯＮＥＴに非同期なＤＳ−Ｎデータ出力に変換する装
置において、 前記一次制御信号の非線形関数である周波数制御信号を
生成する手段は、 当該一次制御信号をｘとするとき、 ｘ＞０の領域ではａｘ＋ｂｘ2 ＝ｙの演算を行い、周波
数制御信号ｙを算出し、ｘ＜０の領域ではａｘ−ｂｘ2
＝ｙの演算を行い、周波数制御信号ｙを算出することを
特徴とするＳＯＮＥＴデータ入力をＳＯＮＥＴに非同期
なＤＳ−Ｎデータ出力に変換する装置。 - 【請求項９】 請求項１記載のＳＯＮＥＴデータ入力を
ＳＯＮＥＴに非同期なＤＳ−Ｎデータ出力に変換する装
置において、 前記一次制御信号の非線形関数である周波数制御信号を
生成する手段は、 当該一次制御信号をｘとするとき、 −ｃ＜ｘ＜＋ｃの領域では、ｙ＝ｄｘの演算により周波
数制御信号ｙを算出し、ｃ＜ｘの領域ではｙ＝ｅ（ｘ−
ｃ）＋ｄｃの演算により周波数制御信号ｙを算出し、ｘ
＜−ｃの領域ではｙ＝ｅ（ｘ−ｃ）−ｄｃの演算により
周波数制御信号ｙを算出することを特徴とするＳＯＮＥ
Ｔデータ入力をＳＯＮＥＴに非同期なＤＳ−Ｎデータ出
力に変換する装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10172104A JPH11355233A (ja) | 1998-06-05 | 1998-06-05 | Ｓｏｎｅｔデータ入力をｓｏｎｅｔに非同期なｄｓ−ｎデータ出力に変換する装置 |
| US09/326,005 US6516001B1 (en) | 1998-06-05 | 1999-06-04 | Device for converting sonet data input into DS-N data output |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10172104A JPH11355233A (ja) | 1998-06-05 | 1998-06-05 | Ｓｏｎｅｔデータ入力をｓｏｎｅｔに非同期なｄｓ−ｎデータ出力に変換する装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11355233A true JPH11355233A (ja) | 1999-12-24 |
Family
ID=15935629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10172104A Pending JPH11355233A (ja) | 1998-06-05 | 1998-06-05 | Ｓｏｎｅｔデータ入力をｓｏｎｅｔに非同期なｄｓ−ｎデータ出力に変換する装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6516001B1 (ja) |
| JP (1) | JPH11355233A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7542483B1 (en) | 2003-06-25 | 2009-06-02 | Cisco Technology, Inc. | Recoverable reference clock architecture for SONET/SDH and ethernet mixed bidirectional applications |
| CN1859052B (zh) * | 2005-12-29 | 2011-06-15 | 华为技术有限公司 | 一种异步时钟域信号处理方法及系统 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4928275A (en) * | 1989-05-26 | 1990-05-22 | Northern Telecom Limited | Synchronization of asynchronous data signals |
| JPH03120131A (ja) | 1989-09-29 | 1991-05-22 | Sharp Corp | 画像形成装置 |
| JPH04280514A (ja) | 1991-03-08 | 1992-10-06 | Nec Corp | 電圧制御発振器の位相同期ループ |
| DE69227820T2 (de) * | 1991-10-10 | 1999-05-12 | Nec Corp., Tokio/Tokyo | Sonet DS-N-Desynchronisiereinrichtung |
| US5390180A (en) * | 1991-10-10 | 1995-02-14 | Nec America, Inc. | SONET DS-N desynchronizer |
| JP2870273B2 (ja) | 1991-12-20 | 1999-03-17 | 日本電気株式会社 | デスタッフ回路 |
| JPH05210429A (ja) | 1992-01-31 | 1993-08-20 | Fuji Electric Co Ltd | 非線形な関数のｒｏｍテーブルへの記憶方法 |
| JPH06133187A (ja) | 1992-10-19 | 1994-05-13 | Olympus Optical Co Ltd | 信号処理装置 |
| JP3120131B2 (ja) | 1992-11-04 | 2000-12-25 | 芝浦メカトロニクス株式会社 | モールド電動機 |
-
1998
- 1998-06-05 JP JP10172104A patent/JPH11355233A/ja active Pending
-
1999
- 1999-06-04 US US09/326,005 patent/US6516001B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6516001B1 (en) | 2003-02-04 |
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