JPH11340827A - フェーズ・ロックド・ループ回路 - Google Patents
フェーズ・ロックド・ループ回路Info
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- JPH11340827A JPH11340827A JP10144839A JP14483998A JPH11340827A JP H11340827 A JPH11340827 A JP H11340827A JP 10144839 A JP10144839 A JP 10144839A JP 14483998 A JP14483998 A JP 14483998A JP H11340827 A JPH11340827 A JP H11340827A
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- frequency
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- voltage
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Abstract
(57)【要約】
【課題】 入力信号に対して非同期状態にある出力信号
が入力信号に同期するまでの所要時間を短縮することが
可能なＰＬＬ回路を提供する。 【解決手段】 ＰＬＬ回路１は，第１の分周カウンタ
３，第２の分周カウンタ５，ＥｘＯＲゲート７，ＬＰＦ
９，ＶＣＯ１１，および入力信号検出部１３から構成さ
れている。入力信号検出部は，入力信号Ｓｉｎが入力さ
れ，リセット信号ｒｓｔを第１の分周カウンタに対して
出力するとともに，ロード信号ｌｏａｄを第２の分周カ
ウンタに対して出力するように構成されている。入力信
号が入力される際，第１の分周カウンタおよび第２の分
周カウンタの各カウンタ・データを出力信号が入力信号
に同期しているときの値に調整することが可能となる。
が入力信号に同期するまでの所要時間を短縮することが
可能なＰＬＬ回路を提供する。 【解決手段】 ＰＬＬ回路１は，第１の分周カウンタ
３，第２の分周カウンタ５，ＥｘＯＲゲート７，ＬＰＦ
９，ＶＣＯ１１，および入力信号検出部１３から構成さ
れている。入力信号検出部は，入力信号Ｓｉｎが入力さ
れ，リセット信号ｒｓｔを第１の分周カウンタに対して
出力するとともに，ロード信号ｌｏａｄを第２の分周カ
ウンタに対して出力するように構成されている。入力信
号が入力される際，第１の分周カウンタおよび第２の分
周カウンタの各カウンタ・データを出力信号が入力信号
に同期しているときの値に調整することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は，入力信号とフィー
ドバックされる出力信号の位相を比較することによって
出力信号の周波数を入力信号の周波数に一致させる機能
を有するフェーズ・ロックド・ループ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ：以下，「ＰＬＬ」という。）回
路に関するものである。
ドバックされる出力信号の位相を比較することによって
出力信号の周波数を入力信号の周波数に一致させる機能
を有するフェーズ・ロックド・ループ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ：以下，「ＰＬＬ」という。）回
路に関するものである。
【０００２】
【従来の技術】従来のＰＬＬ回路１０１を図４に示す。
このＰＬＬ回路１０１は，第１の分周カウンタ１０３，
第２の分周カウンタ１０５，排他的論理和（以下，「Ｅ
ｘＯＲ」という。）ゲート１０７，ロー・パス・フィル
タ（以下，「ＬＰＦ」という。）１０９，および電圧制
御発振器（以下，「ＶＣＯ」という。）１１１から構成
されている。
このＰＬＬ回路１０１は，第１の分周カウンタ１０３，
第２の分周カウンタ１０５，排他的論理和（以下，「Ｅ
ｘＯＲ」という。）ゲート１０７，ロー・パス・フィル
タ（以下，「ＬＰＦ」という。）１０９，および電圧制
御発振器（以下，「ＶＣＯ」という。）１１１から構成
されている。
【０００３】入力信号Ｓｉｎが入力される第１の分周カ
ウンタ１０３の出力端子は，ＥｘＯＲゲート１０７の一
方の入力端子に接続され，第２の分周カウンタ１０５の
出力端子は，ＥｘＯＲゲート１０７の他方の入力端子に
接続されている。ＥｘＯＲゲート１０７の出力端子は，
ＬＰＦ１０９の入力端子に接続され，ＬＰＦ１０９の出
力端子は，ＶＣＯ１１１の入力端子に接続されている。
出力信号Ｓｏｕｔを出力するＶＣＯ１１１の出力端子
は，第２の分周カウンタ１０５の入力端子に接続されて
おり，これによっていわゆるフィード・バック・ループ
が形成されることになる。
ウンタ１０３の出力端子は，ＥｘＯＲゲート１０７の一
方の入力端子に接続され，第２の分周カウンタ１０５の
出力端子は，ＥｘＯＲゲート１０７の他方の入力端子に
接続されている。ＥｘＯＲゲート１０７の出力端子は，
ＬＰＦ１０９の入力端子に接続され，ＬＰＦ１０９の出
力端子は，ＶＣＯ１１１の入力端子に接続されている。
出力信号Ｓｏｕｔを出力するＶＣＯ１１１の出力端子
は，第２の分周カウンタ１０５の入力端子に接続されて
おり，これによっていわゆるフィード・バック・ループ
が形成されることになる。
【０００４】第１の分周カウンタ１０３は，入力信号Ｓ
ｉｎを１／Ｍに分周し，信号Ｓ１０３として出力する。
すなわち，入力信号Ｓｉｎの周波数をｆｉｎで表すと，
信号Ｓ１０３の周波数ｆ１０３は，関係式ｆ１０３＝ｆ
ｉｎ／Ｍを満たす。また，第２の分周カウンタ１０５
は，出力信号Ｓｏｕｔを１／Ｎに分周し，信号Ｓ１０５
として出力する。すなわち，出力信号Ｓｏｕｔの周波数
をｆｏｕｔで表すと，信号Ｓ１０５の周波数ｆ１０５
は，関係式ｆ１０５＝ｆｏｕｔ／Ｎを満たす。
ｉｎを１／Ｍに分周し，信号Ｓ１０３として出力する。
すなわち，入力信号Ｓｉｎの周波数をｆｉｎで表すと，
信号Ｓ１０３の周波数ｆ１０３は，関係式ｆ１０３＝ｆ
ｉｎ／Ｍを満たす。また，第２の分周カウンタ１０５
は，出力信号Ｓｏｕｔを１／Ｎに分周し，信号Ｓ１０５
として出力する。すなわち，出力信号Ｓｏｕｔの周波数
をｆｏｕｔで表すと，信号Ｓ１０５の周波数ｆ１０５
は，関係式ｆ１０５＝ｆｏｕｔ／Ｎを満たす。
【０００５】信号Ｓ１０３と信号Ｓ１０５が入力される
ＥｘＯＲ１０７は，排他的論理和演算を実行し，信号Ｓ
１０７を出力する。ＬＰＦ１０９は，信号Ｓ１０７に基
づき電圧Ｖ１０９に調整された信号Ｓ１０９を出力す
る。そして，ＶＣＯ１１１は，電圧Ｖ１０９に応じた周
波数ｆｏｕｔを有する出力信号Ｓｏｕｔを生成する。
ＥｘＯＲ１０７は，排他的論理和演算を実行し，信号Ｓ
１０７を出力する。ＬＰＦ１０９は，信号Ｓ１０７に基
づき電圧Ｖ１０９に調整された信号Ｓ１０９を出力す
る。そして，ＶＣＯ１１１は，電圧Ｖ１０９に応じた周
波数ｆｏｕｔを有する出力信号Ｓｏｕｔを生成する。
【０００６】かかる従来のＰＬＬ回路１０１によれば，
出力信号Ｓｏｕｔは，入力信号Ｓｉｎに同期することに
なり，この場合の入力信号Ｓｉｎ，信号Ｓ１０３，出力
信号Ｓｏｕｔ，信号Ｓ１０５の各周波数ｆｉｎ，ｆ１０
３，ｆｏｕｔ，ｆ１０５の間には以下の関係が成立して
いる。
出力信号Ｓｏｕｔは，入力信号Ｓｉｎに同期することに
なり，この場合の入力信号Ｓｉｎ，信号Ｓ１０３，出力
信号Ｓｏｕｔ，信号Ｓ１０５の各周波数ｆｉｎ，ｆ１０
３，ｆｏｕｔ，ｆ１０５の間には以下の関係が成立して
いる。
【０００７】 ｆｉｎ／Ｍ＝ｆ１０３＝ｆｏｕｔ／Ｎ＝ｆ１０５
【０００８】出力信号Ｓｏｕｔと入力信号Ｓｉｎが同期
している場合の信号Ｓ１０３，Ｓ１０５，Ｓ１０７，Ｓ
１０９のタイミング・チャートを図５に示す。この場
合，信号Ｓ１０３と信号Ｓ１０５は，位相差π／２を維
持し，ＥｘＯＲ１０７の出力である信号Ｓ１０７のデュ
ーティ・レート（一周期あたりの論理的高レベルの時間
割合）は５０％とされる。そして，ＬＰＦ１０９から出
力される信号Ｓ１０９の電圧Ｖ１０９は，所定値を保持
することになる。
している場合の信号Ｓ１０３，Ｓ１０５，Ｓ１０７，Ｓ
１０９のタイミング・チャートを図５に示す。この場
合，信号Ｓ１０３と信号Ｓ１０５は，位相差π／２を維
持し，ＥｘＯＲ１０７の出力である信号Ｓ１０７のデュ
ーティ・レート（一周期あたりの論理的高レベルの時間
割合）は５０％とされる。そして，ＬＰＦ１０９から出
力される信号Ｓ１０９の電圧Ｖ１０９は，所定値を保持
することになる。
【０００９】これに対して，例えば入力信号Ｓｉｎの周
波数が変更されＰＬＬ回路１０１に状態変化が生じた
際，出力信号Ｓｏｕｔと入力信号Ｓｉｎが一時的に非同
期状態に陥ることがある。このような場合，ＰＬＬ回路
１０１は，以下のようにして出力信号Ｓｏｕｔと入力信
号Ｓｉｎを同期状態に復帰させる。
波数が変更されＰＬＬ回路１０１に状態変化が生じた
際，出力信号Ｓｏｕｔと入力信号Ｓｉｎが一時的に非同
期状態に陥ることがある。このような場合，ＰＬＬ回路
１０１は，以下のようにして出力信号Ｓｏｕｔと入力信
号Ｓｉｎを同期状態に復帰させる。
【００１０】出力信号Ｓｏｕｔの周波数ｆｏｕｔが，入
力信号Ｓｉｎの周波数ｆｉｎよりも高くなった場合（ｆ
ｉｎ＜ｆｏｕｔ）の信号Ｓ１０３，Ｓ１０５，Ｓ１０
７，Ｓ１０９のタイミング・チャートを図６に示す。こ
の場合，信号Ｓ１０３と信号Ｓ１０５の位相差がπ／２
よりも狭くなるため，信号Ｓ１０７のデューティ・レー
トは，５０％から低下し，信号Ｓ１０９の電圧Ｖ１０９
も所定値から低下することになる。ＶＣＯ１１１は，入
力される信号Ｓ１０９の電圧Ｖ１０９が低下すると出力
信号Ｓｏｕｔの周波数ｆｏｕｔを低下させるため，出力
信号Ｓｏｕｔと入力信号Ｓｏｕｔの位相差は，π／２に
向かって次第に広がり，最終的に出力信号Ｓｏｕｔと入
力信号Ｓｉｎは，同期状態に復帰することになる。
力信号Ｓｉｎの周波数ｆｉｎよりも高くなった場合（ｆ
ｉｎ＜ｆｏｕｔ）の信号Ｓ１０３，Ｓ１０５，Ｓ１０
７，Ｓ１０９のタイミング・チャートを図６に示す。こ
の場合，信号Ｓ１０３と信号Ｓ１０５の位相差がπ／２
よりも狭くなるため，信号Ｓ１０７のデューティ・レー
トは，５０％から低下し，信号Ｓ１０９の電圧Ｖ１０９
も所定値から低下することになる。ＶＣＯ１１１は，入
力される信号Ｓ１０９の電圧Ｖ１０９が低下すると出力
信号Ｓｏｕｔの周波数ｆｏｕｔを低下させるため，出力
信号Ｓｏｕｔと入力信号Ｓｏｕｔの位相差は，π／２に
向かって次第に広がり，最終的に出力信号Ｓｏｕｔと入
力信号Ｓｉｎは，同期状態に復帰することになる。
【００１１】また，逆に，出力信号Ｓｏｕｔの周波数ｆ
ｏｕｔが，入力信号Ｓｉｎの周波数ｆｉｎよりも低くな
った場合（ｆｉｎ＞ｆｏｕｔ）の信号Ｓ１０３，Ｓ１０
５，Ｓ１０７，Ｓ１０９のタイミング・チャートを図７
に示す。この場合，信号Ｓ１０３と信号Ｓ１０５の位相
差がπ／２よりも拡がるため，信号Ｓ１０７のデューテ
ィ・レートは，５０％から上昇し，信号Ｓ１０９の電圧
Ｖ１０９も所定値から上昇することになる。ＶＣＯ１１
１は，入力される信号Ｓ１０９の電圧Ｖ１０９が上昇す
ると出力信号Ｓｏｕｔの周波数ｆｏｕｔを上昇させるた
め，出力信号Ｓｏｕｔと入力信号Ｓｏｕｔの位相差は，
π／２に向かって次第に狭まり，最終的に出力信号Ｓｏ
ｕｔと入力信号Ｓｉｎは，同期状態に復帰することにな
る。
ｏｕｔが，入力信号Ｓｉｎの周波数ｆｉｎよりも低くな
った場合（ｆｉｎ＞ｆｏｕｔ）の信号Ｓ１０３，Ｓ１０
５，Ｓ１０７，Ｓ１０９のタイミング・チャートを図７
に示す。この場合，信号Ｓ１０３と信号Ｓ１０５の位相
差がπ／２よりも拡がるため，信号Ｓ１０７のデューテ
ィ・レートは，５０％から上昇し，信号Ｓ１０９の電圧
Ｖ１０９も所定値から上昇することになる。ＶＣＯ１１
１は，入力される信号Ｓ１０９の電圧Ｖ１０９が上昇す
ると出力信号Ｓｏｕｔの周波数ｆｏｕｔを上昇させるた
め，出力信号Ｓｏｕｔと入力信号Ｓｏｕｔの位相差は，
π／２に向かって次第に狭まり，最終的に出力信号Ｓｏ
ｕｔと入力信号Ｓｉｎは，同期状態に復帰することにな
る。
【００１２】
【発明が解決しようとする課題】ところで，従来のＰＬ
Ｌ回路１０１によれば，入力信号Ｓｉｎに対して非同期
状態にある出力信号Ｓｏｕｔが入力信号Ｓｉｎに同期す
るまで図６，７に示すように，ある程度の時間が必要と
されていた。従来のＰＬＬ回路１０１は，例えばディジ
タル伝送系におけるＤＳＵ（Ｄｉｇｉｔａｌ Ｓｅｒｖ
ｉｃｅ Ｕｎｉｔ）等に用いられており，かかる伝送系
においては，ＤＳＵに対して対向装置等からのクロック
信号が入力されない期間が存在する。入力信号Ｓｉｎと
してのクロック信号が入力されない，いわゆる入力断状
態からクロック信号が入力開始された後に出力信号Ｓｏ
ｕｔを入力信号Ｓｉｎに同期させるためには一層長い時
間が必要とされる。これに対して，ピンポン伝送方式な
ど高速データ伝送系にＰＬＬ回路を適用するには，出力
信号Ｓｏｕｔと入力信号Ｓｉｎの同期に要する時間を短
縮する必要があった。
Ｌ回路１０１によれば，入力信号Ｓｉｎに対して非同期
状態にある出力信号Ｓｏｕｔが入力信号Ｓｉｎに同期す
るまで図６，７に示すように，ある程度の時間が必要と
されていた。従来のＰＬＬ回路１０１は，例えばディジ
タル伝送系におけるＤＳＵ（Ｄｉｇｉｔａｌ Ｓｅｒｖ
ｉｃｅ Ｕｎｉｔ）等に用いられており，かかる伝送系
においては，ＤＳＵに対して対向装置等からのクロック
信号が入力されない期間が存在する。入力信号Ｓｉｎと
してのクロック信号が入力されない，いわゆる入力断状
態からクロック信号が入力開始された後に出力信号Ｓｏ
ｕｔを入力信号Ｓｉｎに同期させるためには一層長い時
間が必要とされる。これに対して，ピンポン伝送方式な
ど高速データ伝送系にＰＬＬ回路を適用するには，出力
信号Ｓｏｕｔと入力信号Ｓｉｎの同期に要する時間を短
縮する必要があった。
【００１３】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，入力信号に対して非同
期状態にある出力信号が入力信号に同期するまでの所要
時間を短縮することが可能な新規かつ改良されたＰＬＬ
回路を提供することにある。
されたものであり，その目的は，入力信号に対して非同
期状態にある出力信号が入力信号に同期するまでの所要
時間を短縮することが可能な新規かつ改良されたＰＬＬ
回路を提供することにある。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に，入力信号に同期した出力信号を生成するフェーズ・
ロックド・ループ回路が提供される。そして，このフェ
ーズ・ロックド・ループ回路は，請求項１に記載のよう
に，前記入力信号を分周し，第１の分周信号を出力する
第１の分周カウンタと，前記出力信号を分周し，第２の
分周信号を出力する第２の分周カウンタと，前記第１の
分周信号と前記第２の分周信号の位相差を検出し，前記
位相差に応じた検出信号を出力する位相差検出部と，前
記検出信号に基づき制御電圧信号を出力するフィルタ部
と，前記制御電圧信号の電圧値に応じた周波数を有する
前記出力信号を出力する電圧制御発振器と，前記入力信
号を検出して，前記第１の分周カウンタのカウンタ・デ
ータを所定の一の値に設定するための第１の制御信号，
および，前記第２の分周カウンタのカウンタ・データを
所定の他の値に設定するための第２の制御信号を出力す
る入力信号検出部とを備えたことを特徴としている。
に，入力信号に同期した出力信号を生成するフェーズ・
ロックド・ループ回路が提供される。そして，このフェ
ーズ・ロックド・ループ回路は，請求項１に記載のよう
に，前記入力信号を分周し，第１の分周信号を出力する
第１の分周カウンタと，前記出力信号を分周し，第２の
分周信号を出力する第２の分周カウンタと，前記第１の
分周信号と前記第２の分周信号の位相差を検出し，前記
位相差に応じた検出信号を出力する位相差検出部と，前
記検出信号に基づき制御電圧信号を出力するフィルタ部
と，前記制御電圧信号の電圧値に応じた周波数を有する
前記出力信号を出力する電圧制御発振器と，前記入力信
号を検出して，前記第１の分周カウンタのカウンタ・デ
ータを所定の一の値に設定するための第１の制御信号，
および，前記第２の分周カウンタのカウンタ・データを
所定の他の値に設定するための第２の制御信号を出力す
る入力信号検出部とを備えたことを特徴としている。
【００１５】かかる構成によれば，フェーズ・ロックド
・ループ回路に対して入力信号の入力が開始された時点
に，第１の分周カウンタおよび第２の分周カウンタのカ
ウンタ・データを所定の値に設定することが可能とな
る。そして，各カウンタ・データを，フェーズ・ロック
ド・ループ回路が入力信号に同期した出力信号を出力し
ているときの第１の分周カウンタおよび第２の分周カウ
ンタの各カウンタ・データに関連した値に設定すれば，
入力信号の入力直後における第１の分周信号と第２の分
周信号の位相差は，同期状態の位相差に一致したものと
なる。したがって，入力信号が入力された後，出力信号
が入力信号に同期するまでに要する時間を短縮すること
が可能となる。
・ループ回路に対して入力信号の入力が開始された時点
に，第１の分周カウンタおよび第２の分周カウンタのカ
ウンタ・データを所定の値に設定することが可能とな
る。そして，各カウンタ・データを，フェーズ・ロック
ド・ループ回路が入力信号に同期した出力信号を出力し
ているときの第１の分周カウンタおよび第２の分周カウ
ンタの各カウンタ・データに関連した値に設定すれば，
入力信号の入力直後における第１の分周信号と第２の分
周信号の位相差は，同期状態の位相差に一致したものと
なる。したがって，入力信号が入力された後，出力信号
が入力信号に同期するまでに要する時間を短縮すること
が可能となる。
【００１６】また，請求項２に記載のように，前記入力
信号を分周し，第１の分周信号を出力する第１の分周カ
ウンタと，前記出力信号を分周し，第２の分周信号を出
力するとともに，前記第２の分周信号の２倍の周波数を
有する第３の分周信号を出力する第２の分周カウンタ
と，前記第１の分周信号と前記第２の分周信号の位相差
を検出し，前記位相差に応じた検出信号を出力する位相
差検出部と，前記検出信号，または，前記第３の分周信
号のいずれか一方を選択し，選択信号として出力する信
号選択部と，前記選択信号に基づき制御電圧信号を出力
するフィルタ部と，前記制御電圧信号の電圧値に応じた
周波数を有する前記出力信号を出力する電圧制御発振器
と，前記入力信号を検出して，前記信号選択部の選択動
作を制御する選択制御信号を出力する入力信号検出部と
を備えるようにしてもよい。
信号を分周し，第１の分周信号を出力する第１の分周カ
ウンタと，前記出力信号を分周し，第２の分周信号を出
力するとともに，前記第２の分周信号の２倍の周波数を
有する第３の分周信号を出力する第２の分周カウンタ
と，前記第１の分周信号と前記第２の分周信号の位相差
を検出し，前記位相差に応じた検出信号を出力する位相
差検出部と，前記検出信号，または，前記第３の分周信
号のいずれか一方を選択し，選択信号として出力する信
号選択部と，前記選択信号に基づき制御電圧信号を出力
するフィルタ部と，前記制御電圧信号の電圧値に応じた
周波数を有する前記出力信号を出力する電圧制御発振器
と，前記入力信号を検出して，前記信号選択部の選択動
作を制御する選択制御信号を出力する入力信号検出部と
を備えるようにしてもよい。
【００１７】かかる構成によれば，入力信号の入力中断
中に，フィルタ部に対して第３の分周信号を入力するこ
とが可能となる。この第３の分周信号の周波数は，出力
信号が入力信号に同期しているときの検出信号の周波数
と略同一であるため，フィルタ部から出力される制御電
圧信号の電圧値は，同期時のものと略同一とされる。し
たがって，入力信号の入力が開始された際，フィルタ部
から出力される制御電圧信号を出力信号が入力信号に同
期しているときの値に調整する必要がなく，結果的に，
出力信号が入力信号に同期するまでに要する時間を短縮
することが可能となる。また，請求項４に記載のよう
に，請求項１に記載の構成に対して請求項２に記載の構
成を組み合わせることも可能である。
中に，フィルタ部に対して第３の分周信号を入力するこ
とが可能となる。この第３の分周信号の周波数は，出力
信号が入力信号に同期しているときの検出信号の周波数
と略同一であるため，フィルタ部から出力される制御電
圧信号の電圧値は，同期時のものと略同一とされる。し
たがって，入力信号の入力が開始された際，フィルタ部
から出力される制御電圧信号を出力信号が入力信号に同
期しているときの値に調整する必要がなく，結果的に，
出力信号が入力信号に同期するまでに要する時間を短縮
することが可能となる。また，請求項４に記載のよう
に，請求項１に記載の構成に対して請求項２に記載の構
成を組み合わせることも可能である。
【００１８】さらに，請求項３に記載のように，前記入
力信号を分周し，第１の分周信号を出力する第１の分周
カウンタと，前記出力信号を分周し，第２の分周信号を
出力する第２の分周カウンタと，前記第１の分周信号と
前記第２の分周信号の位相差を検出し，前記位相差に応
じた検出信号を出力する位相差検出部と，前記検出信号
に基づき制御電圧信号を出力するフィルタ部と，前記制
御電圧信号，または，所定の電圧値を有する定電圧信号
のいずれか一方を選択し，選択電圧信号として出力する
電圧信号選択部と，前記選択電圧信号の電圧値に応じた
周波数を有する前記出力信号を出力する電圧制御発振器
と，前記入力信号を検出して，前記電圧信号選択部の選
択動作を制御する選択制御信号を出力する入力信号検出
部とを備えるようにしてもよい。
力信号を分周し，第１の分周信号を出力する第１の分周
カウンタと，前記出力信号を分周し，第２の分周信号を
出力する第２の分周カウンタと，前記第１の分周信号と
前記第２の分周信号の位相差を検出し，前記位相差に応
じた検出信号を出力する位相差検出部と，前記検出信号
に基づき制御電圧信号を出力するフィルタ部と，前記制
御電圧信号，または，所定の電圧値を有する定電圧信号
のいずれか一方を選択し，選択電圧信号として出力する
電圧信号選択部と，前記選択電圧信号の電圧値に応じた
周波数を有する前記出力信号を出力する電圧制御発振器
と，前記入力信号を検出して，前記電圧信号選択部の選
択動作を制御する選択制御信号を出力する入力信号検出
部とを備えるようにしてもよい。
【００１９】かかる構成によれば，入力信号の入力中断
中に，電圧制御発振器に対して定電圧信号を入力するこ
とが可能となる。そして，この定電圧信号の電圧値を出
力信号が入力信号に同期しているときの制御電圧信号の
電圧値に一致させることで，電圧制御発振器から出力さ
れる出力信号の周波数を同期時の周波数に一致させるこ
とが可能となる。したがって，入力信号の入力が開始さ
れた際，電圧制御発振器から出力される出力信号の周波
数を同期状態における周波数に調整する必要がなく，結
果的に出力信号が入力信号に同期するまでに要する時間
を短縮することが可能となる。また，請求項５に記載の
ように，請求項１に記載の構成に対して請求項３に記載
の構成を組み合わせることも可能であり，請求項６に記
載のように，請求項１，請求項２，請求項３に記載の構
成を組み合わせることも可能である。かかる組み合わせ
により，入力信号の入力が開始された後，出力信号が入
力信号に同期するまでの時間をより短縮させることが可
能となる。
中に，電圧制御発振器に対して定電圧信号を入力するこ
とが可能となる。そして，この定電圧信号の電圧値を出
力信号が入力信号に同期しているときの制御電圧信号の
電圧値に一致させることで，電圧制御発振器から出力さ
れる出力信号の周波数を同期時の周波数に一致させるこ
とが可能となる。したがって，入力信号の入力が開始さ
れた際，電圧制御発振器から出力される出力信号の周波
数を同期状態における周波数に調整する必要がなく，結
果的に出力信号が入力信号に同期するまでに要する時間
を短縮することが可能となる。また，請求項５に記載の
ように，請求項１に記載の構成に対して請求項３に記載
の構成を組み合わせることも可能であり，請求項６に記
載のように，請求項１，請求項２，請求項３に記載の構
成を組み合わせることも可能である。かかる組み合わせ
により，入力信号の入力が開始された後，出力信号が入
力信号に同期するまでの時間をより短縮させることが可
能となる。
【００２０】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかるの好適な実施の形態について詳細に説明
する。なお，以下の説明において，略同一の機能および
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略することにする。
本発明にかかるの好適な実施の形態について詳細に説明
する。なお，以下の説明において，略同一の機能および
構成を有する構成要素については，同一符号を付するこ
とにより，重複説明を省略することにする。
【００２１】（第１の実施の形態）本発明の第１の実施
の形態にかかるＰＬＬ回路１を図１に示す。このＰＬＬ
回路１は，第１の分周カウンタ３，第２の分周カウンタ
５，位相差検出部としてのＥｘＯＲゲート７，フィルタ
部としてのＬＰＦ９，ＶＣＯ１１，および入力信号検出
部１３から構成されている。
の形態にかかるＰＬＬ回路１を図１に示す。このＰＬＬ
回路１は，第１の分周カウンタ３，第２の分周カウンタ
５，位相差検出部としてのＥｘＯＲゲート７，フィルタ
部としてのＬＰＦ９，ＶＣＯ１１，および入力信号検出
部１３から構成されている。
【００２２】入力信号Ｓｉｎが入力される第１の分周カ
ウンタ３の出力端子は，ＥｘＯＲゲート７の一方の入力
端子に接続され，第２の分周カウンタ５の出力端子は，
ＥｘＯＲゲート７の他方の入力端子に接続されている。
ＥｘＯＲゲート７の出力端子は，ＬＰＦ９の入力端子に
接続され，ＬＰＦ９の出力端子は，ＶＣＯ１１の入力端
子に接続されている。出力信号Ｓｏｕｔを出力するＶＣ
Ｏ１１の出力端子は，第２の分周カウンタ５の入力端子
に接続されている。
ウンタ３の出力端子は，ＥｘＯＲゲート７の一方の入力
端子に接続され，第２の分周カウンタ５の出力端子は，
ＥｘＯＲゲート７の他方の入力端子に接続されている。
ＥｘＯＲゲート７の出力端子は，ＬＰＦ９の入力端子に
接続され，ＬＰＦ９の出力端子は，ＶＣＯ１１の入力端
子に接続されている。出力信号Ｓｏｕｔを出力するＶＣ
Ｏ１１の出力端子は，第２の分周カウンタ５の入力端子
に接続されている。
【００２３】入力信号検出部１３は，入力信号Ｓｉｎが
入力され，第１の制御信号としてのリセット信号ｒｓｔ
を第１の分周カウンタ３に対して出力するとともに，第
２の制御信号としてのロード信号ｌｏａｄを第２の分周
カウンタ５に対して出力するように構成されている。
入力され，第１の制御信号としてのリセット信号ｒｓｔ
を第１の分周カウンタ３に対して出力するとともに，第
２の制御信号としてのロード信号ｌｏａｄを第２の分周
カウンタ５に対して出力するように構成されている。
【００２４】次に，出力信号Ｓｏｕｔが，入力信号Ｓｉ
ｎに同期している状態における第１の実施の形態にかか
るＰＬＬ回路１の動作を説明する。この場合，入力信号
検出部１３は，入力信号Ｓｉｎを検出し，リセット信号
ｒｓｔおよびロード信号ｌｏａｄを論理的低レベル（以
下，「Ｌレベル」という。）とする。リセット信号ｒｓ
ｔがＬレベルであるため，第１の分周カウンタ３は，リ
セットされず，入力信号Ｓｉｎのカウント・アップを継
続する。そして，入力信号Ｓｉｎを１／Ｍに分周し，第
１の分周信号としての信号Ｓ３として出力する。すなわ
ち，入力信号Ｓｉｎの周波数をｆｉｎで表すと，信号Ｓ
３の周波数ｆ３は，関係式ｆ３＝ｆｉｎ／Ｍを満たす。
ｎに同期している状態における第１の実施の形態にかか
るＰＬＬ回路１の動作を説明する。この場合，入力信号
検出部１３は，入力信号Ｓｉｎを検出し，リセット信号
ｒｓｔおよびロード信号ｌｏａｄを論理的低レベル（以
下，「Ｌレベル」という。）とする。リセット信号ｒｓ
ｔがＬレベルであるため，第１の分周カウンタ３は，リ
セットされず，入力信号Ｓｉｎのカウント・アップを継
続する。そして，入力信号Ｓｉｎを１／Ｍに分周し，第
１の分周信号としての信号Ｓ３として出力する。すなわ
ち，入力信号Ｓｉｎの周波数をｆｉｎで表すと，信号Ｓ
３の周波数ｆ３は，関係式ｆ３＝ｆｉｎ／Ｍを満たす。
【００２５】また，第２の分周カウンタ５は，ロード信
号ｌｏａｄに従って所定のカウンタ・データがロードさ
れるように構成されているが，ここではロード信号ｌｏ
ａｄがＬレベルであるためデータがロードされることは
なく，第２の分周カウンタ５は，継続して出力信号Ｓｏ
ｕｔをカウント・アップするとともに，１／Ｎに分周
し，第２の分周信号としての信号Ｓ５として出力する。
すなわち，出力信号Ｓｏｕｔの周波数をｆｏｕｔで表す
と，信号Ｓ５の周波数ｆ５は，関係式ｆ５＝ｆｏｕｔ／
Ｎを満たす。
号ｌｏａｄに従って所定のカウンタ・データがロードさ
れるように構成されているが，ここではロード信号ｌｏ
ａｄがＬレベルであるためデータがロードされることは
なく，第２の分周カウンタ５は，継続して出力信号Ｓｏ
ｕｔをカウント・アップするとともに，１／Ｎに分周
し，第２の分周信号としての信号Ｓ５として出力する。
すなわち，出力信号Ｓｏｕｔの周波数をｆｏｕｔで表す
と，信号Ｓ５の周波数ｆ５は，関係式ｆ５＝ｆｏｕｔ／
Ｎを満たす。
【００２６】そして，信号Ｓ３と信号Ｓ５が入力される
ＥｘＯＲ７は，排他的論理和演算を実行し検出信号とし
ての信号Ｓ７を出力する。ＬＰＦ９は，信号Ｓ７に基づ
き電圧Ｖ９に調整された制御電圧信号としての信号Ｓ９
を出力する。ＶＣＯ１１は，電圧Ｖ９に応じた周波数ｆ
ｏｕｔを有する出力信号Ｓｏｕｔを生成する。
ＥｘＯＲ７は，排他的論理和演算を実行し検出信号とし
ての信号Ｓ７を出力する。ＬＰＦ９は，信号Ｓ７に基づ
き電圧Ｖ９に調整された制御電圧信号としての信号Ｓ９
を出力する。ＶＣＯ１１は，電圧Ｖ９に応じた周波数ｆ
ｏｕｔを有する出力信号Ｓｏｕｔを生成する。
【００２７】次に，入力信号Ｓｉｎが入力されていな
い，いわゆる入力断状態にある第１の実施の形態にかか
るＰＬＬ回路１の動作を説明する。この場合，入力信号
検出部１３は，入力信号ＳｉｎがＰＬＬ回路１に入力さ
れていないことを検出し，リセット信号ｒｓｔを論理的
高レベル（以下，「Ｈレベル」という。）とする。そし
て，第１の分周カウンタ３は，Ｈレベルのリセット信号
ｒｓｔによってリセットされカウンタ・データはイニシ
ャル値とされる。なお，ロード信号ｌｏａｄは，Ｌレベ
ルに保持されている。
い，いわゆる入力断状態にある第１の実施の形態にかか
るＰＬＬ回路１の動作を説明する。この場合，入力信号
検出部１３は，入力信号ＳｉｎがＰＬＬ回路１に入力さ
れていないことを検出し，リセット信号ｒｓｔを論理的
高レベル（以下，「Ｈレベル」という。）とする。そし
て，第１の分周カウンタ３は，Ｈレベルのリセット信号
ｒｓｔによってリセットされカウンタ・データはイニシ
ャル値とされる。なお，ロード信号ｌｏａｄは，Ｌレベ
ルに保持されている。
【００２８】その後，第１の実施の形態にかかるＰＬＬ
回路１に対する入力信号Ｓｉｎの入力が開始されると，
入力信号検出部１３は，リセット信号ｒｓｔをＬレベル
とするとともに，Ｈレベルのロード信号ｌｏａｄをワン
ショット出力する。
回路１に対する入力信号Ｓｉｎの入力が開始されると，
入力信号検出部１３は，リセット信号ｒｓｔをＬレベル
とするとともに，Ｈレベルのロード信号ｌｏａｄをワン
ショット出力する。
【００２９】Ｈレベルのロード信号ｌｏａｄを受けた第
２の分周カウンタ５は，所定のカウンタ・データがロー
ドされ，このカウンタ・データを基準にカウント・アッ
プを開始する。ここで，第２の分周カウンタ５に対して
ロードされるカウンタ・データは，出力信号Ｓｏｕｔと
入力信号Ｓｉｎが同期している状態において，第１の分
周カウンタ３のカウンタ・データがイニシャル値にある
時点での第２の分周カウンタ５のカウンタ・データと同
一のものとする。
２の分周カウンタ５は，所定のカウンタ・データがロー
ドされ，このカウンタ・データを基準にカウント・アッ
プを開始する。ここで，第２の分周カウンタ５に対して
ロードされるカウンタ・データは，出力信号Ｓｏｕｔと
入力信号Ｓｉｎが同期している状態において，第１の分
周カウンタ３のカウンタ・データがイニシャル値にある
時点での第２の分周カウンタ５のカウンタ・データと同
一のものとする。
【００３０】一方，第１の分周カウンタ３は，入力断状
態においてリセットされているため入力信号Ｓｉｎの入
力開始時には，必ずイニシャル値にあるカウンタ・デー
タからカウント・アップを開始する。
態においてリセットされているため入力信号Ｓｉｎの入
力開始時には，必ずイニシャル値にあるカウンタ・デー
タからカウント・アップを開始する。
【００３１】ところで，従来のＰＬＬ回路１０１の場
合，入力断状態から入力信号Ｓｉｎの入力が開始された
際，第１の分周カウンタ３および第２の分周カウンタ５
それぞれのカウンタ・データは不定である。したがっ
て，ほとんどの場合，この時点での出力信号Ｓｏｕｔと
入力信号Ｓｉｎとの位相差がπ／２となることはない。
その後，ＶＣＯ１１から出力される出力信号Ｓｏｕｔの
周波数ｆｏｕｔは，ＬＰＦ９から出力される出力信号Ｓ
９の電圧Ｖ９に応じて制御され，漸次，出力信号Ｓｏｕ
ｔと入力信号Ｓｉｎの位相差は，π／２に調整されるこ
とになるのだが，最終的に出力信号Ｓｏｕｔと入力信号
Ｓｉｎが同期に至るまでにはある程度の時間を要してい
た。
合，入力断状態から入力信号Ｓｉｎの入力が開始された
際，第１の分周カウンタ３および第２の分周カウンタ５
それぞれのカウンタ・データは不定である。したがっ
て，ほとんどの場合，この時点での出力信号Ｓｏｕｔと
入力信号Ｓｉｎとの位相差がπ／２となることはない。
その後，ＶＣＯ１１から出力される出力信号Ｓｏｕｔの
周波数ｆｏｕｔは，ＬＰＦ９から出力される出力信号Ｓ
９の電圧Ｖ９に応じて制御され，漸次，出力信号Ｓｏｕ
ｔと入力信号Ｓｉｎの位相差は，π／２に調整されるこ
とになるのだが，最終的に出力信号Ｓｏｕｔと入力信号
Ｓｉｎが同期に至るまでにはある程度の時間を要してい
た。
【００３２】これに対して，第１の実施の形態にかかる
ＰＬＬ回路１によれば，入力断状態から入力信号Ｓｉｎ
の入力が開始された際，第１の分周カウンタ３および第
２の分周カウンタ５それぞれのカウンタ・データの相対
値は，出力信号Ｓｏｕｔと入力信号Ｓｉｎが同期状態に
ある場合のものと同一とされているため，ここでの信号
Ｓ３と信号Ｓ５の位相差はπ／２である。したがって，
出力信号Ｓｏｕｔが入力信号Ｓｉｎに同期するまでに要
する時間は，従来のＰＬＬ回路１０１に比べて短縮化さ
れ，例えば，第１の実施の形態にかかるＰＬＬ回路１を
高速データ送信を目的としたディジタル伝送系に用いる
ことが可能となる。
ＰＬＬ回路１によれば，入力断状態から入力信号Ｓｉｎ
の入力が開始された際，第１の分周カウンタ３および第
２の分周カウンタ５それぞれのカウンタ・データの相対
値は，出力信号Ｓｏｕｔと入力信号Ｓｉｎが同期状態に
ある場合のものと同一とされているため，ここでの信号
Ｓ３と信号Ｓ５の位相差はπ／２である。したがって，
出力信号Ｓｏｕｔが入力信号Ｓｉｎに同期するまでに要
する時間は，従来のＰＬＬ回路１０１に比べて短縮化さ
れ，例えば，第１の実施の形態にかかるＰＬＬ回路１を
高速データ送信を目的としたディジタル伝送系に用いる
ことが可能となる。
【００３３】（第２の実施の形態）本発明の第２の実施
の形態にかかるＰＬＬ回路２１を図２に示す。このＰＬ
Ｌ回路２１は，第１の分周カウンタ３，第２の分周カウ
ンタ２３，ＥｘＯＲゲート７，信号選択部としてのセレ
クタ２５，ＬＰＦ９，ＶＣＯ１１，および入力信号検出
部２７から構成されている。なお，第２の分周カウンタ
２３は，第１の実施の形態にかかるＰＬＬ回路１におけ
る第２の分周カウンタ５に対して，ＶＣＯ１１からの出
力信号Ｓｏｕｔを２／Ｎに分周し，信号Ｓ２３−２とし
て出力する機能が追加されたものである。また，入力信
号検出部２７は，第１の実施の形態にかかるＰＬＬ回路
１における入力信号検出部１３に対して，入力信号Ｓｉ
ｎの検出結果に応じて選択制御信号としての選択信号ｓ
ｅｌを出力する機能が追加されたものである。
の形態にかかるＰＬＬ回路２１を図２に示す。このＰＬ
Ｌ回路２１は，第１の分周カウンタ３，第２の分周カウ
ンタ２３，ＥｘＯＲゲート７，信号選択部としてのセレ
クタ２５，ＬＰＦ９，ＶＣＯ１１，および入力信号検出
部２７から構成されている。なお，第２の分周カウンタ
２３は，第１の実施の形態にかかるＰＬＬ回路１におけ
る第２の分周カウンタ５に対して，ＶＣＯ１１からの出
力信号Ｓｏｕｔを２／Ｎに分周し，信号Ｓ２３−２とし
て出力する機能が追加されたものである。また，入力信
号検出部２７は，第１の実施の形態にかかるＰＬＬ回路
１における入力信号検出部１３に対して，入力信号Ｓｉ
ｎの検出結果に応じて選択制御信号としての選択信号ｓ
ｅｌを出力する機能が追加されたものである。
【００３４】入力信号Ｓｉｎが入力される第１の分周カ
ウンタ３の出力端子は，ＥｘＯＲゲート７の一方の入力
端子に接続され，出力信号Ｓｏｕｔを１／Ｎに分周して
第２の分周信号としての信号Ｓ２３−１として出力する
第２の分周カウンタ２３の第１の出力端子は，ＥｘＯＲ
ゲート７の他方の入力端子に接続されている。ＥｘＯＲ
ゲート７の出力端子は，セレクタ２５の第１の入力端子
に接続されている。また，出力信号Ｓｏｕｔを２／Ｎに
分周して第３の分周信号としての信号Ｓ２３−２として
出力する第２の分周カウンタ２３の第２の出力端子は，
セレクタ２５の第２の入力端子に接続されている。セレ
クタ２５の出力端子は，ＬＰＦ９の入力端子に接続さ
れ，ＬＰＦ９の出力端子は，ＶＣＯ１１の入力端子に接
続されている。出力信号Ｓｏｕｔを出力するＶＣＯ１１
の出力端子は，第２の分周カウンタ２３の入力端子に接
続されている。
ウンタ３の出力端子は，ＥｘＯＲゲート７の一方の入力
端子に接続され，出力信号Ｓｏｕｔを１／Ｎに分周して
第２の分周信号としての信号Ｓ２３−１として出力する
第２の分周カウンタ２３の第１の出力端子は，ＥｘＯＲ
ゲート７の他方の入力端子に接続されている。ＥｘＯＲ
ゲート７の出力端子は，セレクタ２５の第１の入力端子
に接続されている。また，出力信号Ｓｏｕｔを２／Ｎに
分周して第３の分周信号としての信号Ｓ２３−２として
出力する第２の分周カウンタ２３の第２の出力端子は，
セレクタ２５の第２の入力端子に接続されている。セレ
クタ２５の出力端子は，ＬＰＦ９の入力端子に接続さ
れ，ＬＰＦ９の出力端子は，ＶＣＯ１１の入力端子に接
続されている。出力信号Ｓｏｕｔを出力するＶＣＯ１１
の出力端子は，第２の分周カウンタ２３の入力端子に接
続されている。
【００３５】入力信号検出部２７は，入力信号Ｓｉｎが
入力され，リセット信号ｒｓｔを第１の分周カウンタ３
に対して出力するとともに，ロード信号ｌｏａｄを第２
の分周カウンタ５に対して出力し，さらに選択信号ｓｅ
ｌをセレクタ２５に対して出力するように構成されてい
る。
入力され，リセット信号ｒｓｔを第１の分周カウンタ３
に対して出力するとともに，ロード信号ｌｏａｄを第２
の分周カウンタ５に対して出力し，さらに選択信号ｓｅ
ｌをセレクタ２５に対して出力するように構成されてい
る。
【００３６】次に，出力信号Ｓｏｕｔが，入力信号Ｓｉ
ｎに同期している状態における第２の実施の形態にかか
るＰＬＬ回路２１の動作を説明する。この場合，入力信
号検出部２７は，入力信号Ｓｉｎを検出し，リセット信
号ｒｓｔ，ロード信号ｌｏａｄ，および選択信号ｓｅｌ
を全てＬレベルとする。リセット信号ｒｓｔがＬレベル
であるため，第１の分周カウンタ３は，リセットされ
ず，継続して入力信号Ｓｉｎをカウント・アップし，１
／Ｍに分周し，信号Ｓ３として出力する。すなわち，入
力信号Ｓｉｎの周波数をｆｉｎで表すと，信号Ｓ３の周
波数ｆ３は，関係式ｆ３＝ｆｉｎ／Ｍを満たす。
ｎに同期している状態における第２の実施の形態にかか
るＰＬＬ回路２１の動作を説明する。この場合，入力信
号検出部２７は，入力信号Ｓｉｎを検出し，リセット信
号ｒｓｔ，ロード信号ｌｏａｄ，および選択信号ｓｅｌ
を全てＬレベルとする。リセット信号ｒｓｔがＬレベル
であるため，第１の分周カウンタ３は，リセットされ
ず，継続して入力信号Ｓｉｎをカウント・アップし，１
／Ｍに分周し，信号Ｓ３として出力する。すなわち，入
力信号Ｓｉｎの周波数をｆｉｎで表すと，信号Ｓ３の周
波数ｆ３は，関係式ｆ３＝ｆｉｎ／Ｍを満たす。
【００３７】また，第２の分周カウンタ２３は，ロード
信号ｌｏａｄに従って所定のカウンタ・データがロード
されるように構成されているが，ここではロード信号ｌ
ｏａｄがＬレベルであるためデータがロードされること
はなく，第２の分周カウンタ２３は，出力信号Ｓｏｕｔ
のカウント・アップを継続する。そして，出力信号Ｓｏ
ｕｔを１／Ｎに分周し，第１の出力端子から信号Ｓ２３
−１としてＥｘＯＲゲート７の他の入力端子に対して出
力するとともに，出力信号Ｓｏｕｔを２／Ｎに分周し，
第２の出力端子から信号Ｓ２３−２としてセレクタ２５
の第２の入力端子に対して出力する。出力信号Ｓｏｕｔ
の周波数をｆｏｕｔで表すと，信号Ｓ２３−１の周波数
ｆ２３−１は，関係式ｆ２３−１＝ｆｏｕｔ／Ｎを満た
し，信号Ｓ２３−２の周波数ｆ２３−２は，関係式ｆ２
３−２＝２×ｆｏｕｔ／Ｎを満たす。
信号ｌｏａｄに従って所定のカウンタ・データがロード
されるように構成されているが，ここではロード信号ｌ
ｏａｄがＬレベルであるためデータがロードされること
はなく，第２の分周カウンタ２３は，出力信号Ｓｏｕｔ
のカウント・アップを継続する。そして，出力信号Ｓｏ
ｕｔを１／Ｎに分周し，第１の出力端子から信号Ｓ２３
−１としてＥｘＯＲゲート７の他の入力端子に対して出
力するとともに，出力信号Ｓｏｕｔを２／Ｎに分周し，
第２の出力端子から信号Ｓ２３−２としてセレクタ２５
の第２の入力端子に対して出力する。出力信号Ｓｏｕｔ
の周波数をｆｏｕｔで表すと，信号Ｓ２３−１の周波数
ｆ２３−１は，関係式ｆ２３−１＝ｆｏｕｔ／Ｎを満た
し，信号Ｓ２３−２の周波数ｆ２３−２は，関係式ｆ２
３−２＝２×ｆｏｕｔ／Ｎを満たす。
【００３８】信号Ｓ３と信号Ｓ２３−１が入力されるＥ
ｘＯＲ７は，排他的論理和演算を実行し，信号Ｓ７を出
力する。セレクタ２５は，Ｌレベルの選択信号ｓｅｌに
よって第１の入力端子に入力される信号Ｓ７を選択し，
信号Ｓ２５としてＬＰＦ９に供給する。ＬＰＦ９は，信
号Ｓ２７に基づき電圧Ｖ９に調整された信号Ｓ９を出力
する。ＶＣＯ１１は，電圧Ｖ９に応じた周波数ｆｏｕｔ
を有する出力信号Ｓｏｕｔを生成する。このように，出
力信号Ｓｏｕｔが入力信号Ｓｉｎに同期している場合の
第２の実施の形態にかかるＰＬＬ回路２１は，第１の実
施の形態にかかるＰＬＬ回路１と略同一の動作を行うも
のである。
ｘＯＲ７は，排他的論理和演算を実行し，信号Ｓ７を出
力する。セレクタ２５は，Ｌレベルの選択信号ｓｅｌに
よって第１の入力端子に入力される信号Ｓ７を選択し，
信号Ｓ２５としてＬＰＦ９に供給する。ＬＰＦ９は，信
号Ｓ２７に基づき電圧Ｖ９に調整された信号Ｓ９を出力
する。ＶＣＯ１１は，電圧Ｖ９に応じた周波数ｆｏｕｔ
を有する出力信号Ｓｏｕｔを生成する。このように，出
力信号Ｓｏｕｔが入力信号Ｓｉｎに同期している場合の
第２の実施の形態にかかるＰＬＬ回路２１は，第１の実
施の形態にかかるＰＬＬ回路１と略同一の動作を行うも
のである。
【００３９】次に，入力信号Ｓｉｎが入力されない，い
わゆる入力断状態にある第２の実施の形態にかかるＰＬ
Ｌ回路２１の動作を説明する。この場合，入力信号検出
部２７は，入力信号ＳｉｎがＰＬＬ回路２１に入力され
ていないことを検出し，リセット信号ｒｓｔをＨレベル
とする。このＨレベルのリセット信号ｒｓｔによって，
第１の分周カウンタ３はリセットされ，カウンタ・デー
タはイニシャル値とされる。なお，ロード信号ｌｏａｄ
は，Ｌレベルに保持されている。
わゆる入力断状態にある第２の実施の形態にかかるＰＬ
Ｌ回路２１の動作を説明する。この場合，入力信号検出
部２７は，入力信号ＳｉｎがＰＬＬ回路２１に入力され
ていないことを検出し，リセット信号ｒｓｔをＨレベル
とする。このＨレベルのリセット信号ｒｓｔによって，
第１の分周カウンタ３はリセットされ，カウンタ・デー
タはイニシャル値とされる。なお，ロード信号ｌｏａｄ
は，Ｌレベルに保持されている。
【００４０】また，入力信号検出部２７は，セレクタ２
５に対してＨレベルの選択信号ｓｅｌを出力し，これに
よってセレクタ２５は，第２の入力端子に入力される信
号Ｓ２３−２を選択し，信号Ｓ２５としてＬＰＦ９に出
力する。この信号Ｓ２３−２は，出力信号Ｓｏｕｔが，
入力信号Ｓｉｎに同期している状態における信号Ｓ７と
略同一の周波数を有するものであるため，ＬＰＦ９には
同期状態と略同一の周波数およびデューティ・レートを
有する信号Ｓ２５が入力されることになる。
５に対してＨレベルの選択信号ｓｅｌを出力し，これに
よってセレクタ２５は，第２の入力端子に入力される信
号Ｓ２３−２を選択し，信号Ｓ２５としてＬＰＦ９に出
力する。この信号Ｓ２３−２は，出力信号Ｓｏｕｔが，
入力信号Ｓｉｎに同期している状態における信号Ｓ７と
略同一の周波数を有するものであるため，ＬＰＦ９には
同期状態と略同一の周波数およびデューティ・レートを
有する信号Ｓ２５が入力されることになる。
【００４１】次に，第２の実施の形態にかかるＰＬＬ回
路２１への入力信号Ｓｉｎの入力が開始されると，入力
信号検出部２７は，リセット信号ｒｓｔをＬレベルとす
るとともに，Ｈレベルのロード信号ｌｏａｄをワンショ
ット出力し，さらに選択信号ｓｅｌをＬレベルとする。
路２１への入力信号Ｓｉｎの入力が開始されると，入力
信号検出部２７は，リセット信号ｒｓｔをＬレベルとす
るとともに，Ｈレベルのロード信号ｌｏａｄをワンショ
ット出力し，さらに選択信号ｓｅｌをＬレベルとする。
【００４２】Ｈレベルのロード信号ｌｏａｄを受けた第
２の分周カウンタ２３は，所定のカウンタ・データがロ
ードされ，このカウンタ・データを基準にカウント・ア
ップを開始する。ここで，第２の分周カウンタ２３に対
してロードされるカウンタ・データは，出力信号Ｓｏｕ
ｔと入力信号Ｓｉｎが同期している状態において，第１
の分周カウンタ３のカウンタ・データがイニシャル値に
ある時点での第２の分周カウンタ２３のカウンタ・デー
タと同一のものとする。
２の分周カウンタ２３は，所定のカウンタ・データがロ
ードされ，このカウンタ・データを基準にカウント・ア
ップを開始する。ここで，第２の分周カウンタ２３に対
してロードされるカウンタ・データは，出力信号Ｓｏｕ
ｔと入力信号Ｓｉｎが同期している状態において，第１
の分周カウンタ３のカウンタ・データがイニシャル値に
ある時点での第２の分周カウンタ２３のカウンタ・デー
タと同一のものとする。
【００４３】一方，第１の分周カウンタ３は，入力断状
態においてリセットされているため入力信号Ｓｉｎの入
力開始時には，必ずイニシャル値にあるカウンタ・デー
タからカウント・アップを開始する。
態においてリセットされているため入力信号Ｓｉｎの入
力開始時には，必ずイニシャル値にあるカウンタ・デー
タからカウント・アップを開始する。
【００４４】以上のように，第２の実施の形態にかかる
ＰＬＬ回路２１によれば，第１の実施の形態にかかるＰ
ＬＬ回路１と同様の効果の他，以下の更なる効果が得ら
れることになる。すなわち，従来のＰＬＬ回路１０１の
場合，入力信号Ｓｉｎの入力が開始される直前に第１の
分周カウンタ１０３から出力される信号Ｓ１０３は，Ｈ
レベルまたはＬレベルのいずれかに保持されている。し
たがって，入力断状態から入力信号Ｓｉｎの入力が開始
された直後において，ＥｘＯＲゲート１０７から出力さ
れる信号Ｓ１０７の周波数は，同期状態での値に対して
１／２とされている。このため，ＬＰＦ１０９から出力
される信号Ｓ１０９の電圧Ｖ１０９の値も同期状態の１
／２であり，これを戻すためにはある程度の時間が必要
とされていた。
ＰＬＬ回路２１によれば，第１の実施の形態にかかるＰ
ＬＬ回路１と同様の効果の他，以下の更なる効果が得ら
れることになる。すなわち，従来のＰＬＬ回路１０１の
場合，入力信号Ｓｉｎの入力が開始される直前に第１の
分周カウンタ１０３から出力される信号Ｓ１０３は，Ｈ
レベルまたはＬレベルのいずれかに保持されている。し
たがって，入力断状態から入力信号Ｓｉｎの入力が開始
された直後において，ＥｘＯＲゲート１０７から出力さ
れる信号Ｓ１０７の周波数は，同期状態での値に対して
１／２とされている。このため，ＬＰＦ１０９から出力
される信号Ｓ１０９の電圧Ｖ１０９の値も同期状態の１
／２であり，これを戻すためにはある程度の時間が必要
とされていた。
【００４５】これに対して，第２の実施の形態にかかる
ＰＬＬ回路２１によれば，入力断状態におけるＬＰＦ９
から出力される信号Ｓ９の電圧Ｖ９は，同期状態での値
と略同一とされており，従来，入力断状態から入力信号
Ｓｉｎの入力が開始された際に電圧Ｖ９を所定値まで復
帰させるために必要とされていた時間を短縮することが
可能となる。したがって，出力信号Ｓｏｕｔが入力信号
Ｓｉｎに同期するまでに必要な時間は短縮化され，例え
ば，第２の実施の形態にかかるＰＬＬ回路２１を，高速
データ送信を目的としたディジタル伝送系に用いること
が可能となる。
ＰＬＬ回路２１によれば，入力断状態におけるＬＰＦ９
から出力される信号Ｓ９の電圧Ｖ９は，同期状態での値
と略同一とされており，従来，入力断状態から入力信号
Ｓｉｎの入力が開始された際に電圧Ｖ９を所定値まで復
帰させるために必要とされていた時間を短縮することが
可能となる。したがって，出力信号Ｓｏｕｔが入力信号
Ｓｉｎに同期するまでに必要な時間は短縮化され，例え
ば，第２の実施の形態にかかるＰＬＬ回路２１を，高速
データ送信を目的としたディジタル伝送系に用いること
が可能となる。
【００４６】（第３の実施の形態）本発明の第３の実施
の形態にかかるＰＬＬ回路３１を図３に示す。このＰＬ
Ｌ回路３１は，第１の分周カウンタ３，第２の分周カウ
ンタ２３，ＥｘＯＲゲート７，セレクタ２５，ＬＰＦ
９，電圧信号選択部としてのアナログスイッチ３３，Ｖ
ＣＯ１１，および入力信号検出部２７から構成されてい
る。なお，第２の実施の形態にかかるＰＬＬ回路２１に
対して追加されているアナログスイッチ３３は，ＬＰＦ
９からの信号Ｓ９の電圧Ｖ９，または，別途与えられる
電圧Ｖｃのいずれか一方を入力信号検出部２７から出力
される選択信号ｓｅｌに従って選択する機能を有するも
のである。なお，電圧Ｖｃは，ＶＣＯ１１の発振周波数
帯域における中心周波数に対応するものである。
の形態にかかるＰＬＬ回路３１を図３に示す。このＰＬ
Ｌ回路３１は，第１の分周カウンタ３，第２の分周カウ
ンタ２３，ＥｘＯＲゲート７，セレクタ２５，ＬＰＦ
９，電圧信号選択部としてのアナログスイッチ３３，Ｖ
ＣＯ１１，および入力信号検出部２７から構成されてい
る。なお，第２の実施の形態にかかるＰＬＬ回路２１に
対して追加されているアナログスイッチ３３は，ＬＰＦ
９からの信号Ｓ９の電圧Ｖ９，または，別途与えられる
電圧Ｖｃのいずれか一方を入力信号検出部２７から出力
される選択信号ｓｅｌに従って選択する機能を有するも
のである。なお，電圧Ｖｃは，ＶＣＯ１１の発振周波数
帯域における中心周波数に対応するものである。
【００４７】入力信号Ｓｉｎが入力される第１の分周カ
ウンタ３の出力端子は，ＥｘＯＲゲート７の一方の入力
端子に接続され，出力信号Ｓｏｕｔを１／Ｎに分周して
信号Ｓ２３−１として出力する第２の分周カウンタ２３
の第１の出力端子は，ＥｘＯＲゲート７の他方の入力端
子に接続されている。ＥｘＯＲゲート７の出力端子は，
セレクタ２５の第１の入力端子に接続され，出力信号Ｓ
ｏｕｔを２／Ｎに分周して信号Ｓ２３−２として出力す
る第２の分周カウンタ２３の第２の出力端子は，セレク
タ２５の第２の入力端子に接続されている。セレクタ２
５の出力端子は，ＬＰＦ９の入力端子に接続され，ＬＰ
Ｆ９の出力端子は，アナログスイッチ３３の第１の入力
端子に接続されている。アナログスイッチ３３の第２の
入力端子には，電圧Ｖｃが印加されており，アナログス
イッチ３３の出力端子は，ＶＣＯ１１の入力端子に接続
されている。そして，出力信号Ｓｏｕｔを出力するＶＣ
Ｏ１１の出力端子は，第２の分周カウンタ２３の入力端
子に接続されている。
ウンタ３の出力端子は，ＥｘＯＲゲート７の一方の入力
端子に接続され，出力信号Ｓｏｕｔを１／Ｎに分周して
信号Ｓ２３−１として出力する第２の分周カウンタ２３
の第１の出力端子は，ＥｘＯＲゲート７の他方の入力端
子に接続されている。ＥｘＯＲゲート７の出力端子は，
セレクタ２５の第１の入力端子に接続され，出力信号Ｓ
ｏｕｔを２／Ｎに分周して信号Ｓ２３−２として出力す
る第２の分周カウンタ２３の第２の出力端子は，セレク
タ２５の第２の入力端子に接続されている。セレクタ２
５の出力端子は，ＬＰＦ９の入力端子に接続され，ＬＰ
Ｆ９の出力端子は，アナログスイッチ３３の第１の入力
端子に接続されている。アナログスイッチ３３の第２の
入力端子には，電圧Ｖｃが印加されており，アナログス
イッチ３３の出力端子は，ＶＣＯ１１の入力端子に接続
されている。そして，出力信号Ｓｏｕｔを出力するＶＣ
Ｏ１１の出力端子は，第２の分周カウンタ２３の入力端
子に接続されている。
【００４８】入力信号検出部２７は，入力信号Ｓｉｎが
入力され，リセット信号ｒｓｔを第１の分周カウンタ３
に対して出力するとともに，ロード信号ｌｏａｄを第２
の分周カウンタ２３に対して出力し，さらにセレクタ２
５およびアナログスイッチ３３に対して選択信号ｓｅｌ
を出力するように構成されている。
入力され，リセット信号ｒｓｔを第１の分周カウンタ３
に対して出力するとともに，ロード信号ｌｏａｄを第２
の分周カウンタ２３に対して出力し，さらにセレクタ２
５およびアナログスイッチ３３に対して選択信号ｓｅｌ
を出力するように構成されている。
【００４９】次に，出力信号Ｓｏｕｔが，入力信号Ｓｉ
ｎに同期している状態における第３の実施の形態にかか
るＰＬＬ回路３１の動作を説明する。この場合，入力信
号検出部２７は，入力信号Ｓｉｎを検出し，リセット信
号ｒｓｔ，ロード信号ｌｏａｄ，および選択信号ｓｅｌ
を全てＬレベルとする。リセット信号ｒｓｔがＬレベル
であるため，第１の分周カウンタ３は，リセットされる
ことなく入力信号Ｓｉｎのカウント・アップを継続す
る。そして，入力信号Ｓｉｎを１／Ｍに分周し，信号Ｓ
３として出力する。
ｎに同期している状態における第３の実施の形態にかか
るＰＬＬ回路３１の動作を説明する。この場合，入力信
号検出部２７は，入力信号Ｓｉｎを検出し，リセット信
号ｒｓｔ，ロード信号ｌｏａｄ，および選択信号ｓｅｌ
を全てＬレベルとする。リセット信号ｒｓｔがＬレベル
であるため，第１の分周カウンタ３は，リセットされる
ことなく入力信号Ｓｉｎのカウント・アップを継続す
る。そして，入力信号Ｓｉｎを１／Ｍに分周し，信号Ｓ
３として出力する。
【００５０】また，第２の分周カウンタ２３は，ロード
信号ｌｏａｄに従って所定のカウンタ・データがロード
されるように構成されているが，ここではロード信号ｌ
ｏａｄがＬレベルであるためデータがロードされること
はなく，第２の分周カウンタ２３は，継続して出力信号
Ｓｏｕｔをカウント・アップを継続する。そして，出力
信号Ｓｏｕｔを１／Ｎに分周し，第１の出力端子から信
号Ｓ２３−１としてＥｘＯＲゲート７の他の入力端子に
対して出力するとともに，出力信号Ｓｏｕｔを２／Ｎに
分周し，第２の出力端子から信号Ｓ２３−２としてセレ
クタ２５の第２の入力端子に対して出力する。出力信号
Ｓｏｕｔの周波数をｆｏｕｔで表すと，信号Ｓ２３−１
の周波数ｆ２３−１は，関係式ｆ２３−１＝ｆｏｕｔ／
Ｎを満たし，信号Ｓ２３−２の周波数ｆ２３−２は，関
係式ｆ２３−２＝２×ｆｏｕｔ／Ｎを満たす。
信号ｌｏａｄに従って所定のカウンタ・データがロード
されるように構成されているが，ここではロード信号ｌ
ｏａｄがＬレベルであるためデータがロードされること
はなく，第２の分周カウンタ２３は，継続して出力信号
Ｓｏｕｔをカウント・アップを継続する。そして，出力
信号Ｓｏｕｔを１／Ｎに分周し，第１の出力端子から信
号Ｓ２３−１としてＥｘＯＲゲート７の他の入力端子に
対して出力するとともに，出力信号Ｓｏｕｔを２／Ｎに
分周し，第２の出力端子から信号Ｓ２３−２としてセレ
クタ２５の第２の入力端子に対して出力する。出力信号
Ｓｏｕｔの周波数をｆｏｕｔで表すと，信号Ｓ２３−１
の周波数ｆ２３−１は，関係式ｆ２３−１＝ｆｏｕｔ／
Ｎを満たし，信号Ｓ２３−２の周波数ｆ２３−２は，関
係式ｆ２３−２＝２×ｆｏｕｔ／Ｎを満たす。
【００５１】信号Ｓ３と信号Ｓ２３−１が入力されるＥ
ｘＯＲ７は，排他的論理和演算を実行し，信号Ｓ７を出
力する。セレクタ２５は，Ｌレベルの選択信号ｓｅｌに
よって第１の入力端子に入力される信号Ｓ７を選択し，
信号Ｓ２５としてＬＰＦ９に供給する。ＬＰＦ９は，信
号Ｓ２７に基づき信号Ｓ９をアナログスイッチ３３の第
１の入力端子に対して出力する。このアナログスイッチ
３３は，Ｌレベルの選択信号ｓｅｌによって第１の入力
端子に入力される信号Ｓ９を選択し，信号Ｓ３３として
ＶＣＯ１１に対して出力する。そして，ＶＣＯ１１は，
信号Ｓ３３の電圧Ｖ３３に応じた周波数ｆｏｕｔを有す
る出力信号Ｓｏｕｔを生成する。すなわち，出力信号Ｓ
ｏｕｔが入力信号Ｓｉｎに同期している場合の第３の実
施の形態にかかるＰＬＬ回路３１は，第１，２の実施の
形態にかかるＰＬＬ回路１，２１と略同一の動作を行う
ものである。
ｘＯＲ７は，排他的論理和演算を実行し，信号Ｓ７を出
力する。セレクタ２５は，Ｌレベルの選択信号ｓｅｌに
よって第１の入力端子に入力される信号Ｓ７を選択し，
信号Ｓ２５としてＬＰＦ９に供給する。ＬＰＦ９は，信
号Ｓ２７に基づき信号Ｓ９をアナログスイッチ３３の第
１の入力端子に対して出力する。このアナログスイッチ
３３は，Ｌレベルの選択信号ｓｅｌによって第１の入力
端子に入力される信号Ｓ９を選択し，信号Ｓ３３として
ＶＣＯ１１に対して出力する。そして，ＶＣＯ１１は，
信号Ｓ３３の電圧Ｖ３３に応じた周波数ｆｏｕｔを有す
る出力信号Ｓｏｕｔを生成する。すなわち，出力信号Ｓ
ｏｕｔが入力信号Ｓｉｎに同期している場合の第３の実
施の形態にかかるＰＬＬ回路３１は，第１，２の実施の
形態にかかるＰＬＬ回路１，２１と略同一の動作を行う
ものである。
【００５２】次に，入力信号Ｓｉｎが入力されない，い
わゆる入力断状態にある第３の実施の形態にかかるＰＬ
Ｌ回路３１の動作を説明する。この場合，入力信号検出
部２７は，入力信号ＳｉｎがＰＬＬ回路３１に入力され
ていないことを検出し，リセット信号ｒｓｔをＨレベル
とする。このＨレベルのリセット信号ｒｓｔによって，
第１の分周カウンタ３はリセットされ，カウンタ・デー
タはイニシャル値とされる。なお，ロード信号ｌｏａｄ
は，Ｌレベルに保持されている。
わゆる入力断状態にある第３の実施の形態にかかるＰＬ
Ｌ回路３１の動作を説明する。この場合，入力信号検出
部２７は，入力信号ＳｉｎがＰＬＬ回路３１に入力され
ていないことを検出し，リセット信号ｒｓｔをＨレベル
とする。このＨレベルのリセット信号ｒｓｔによって，
第１の分周カウンタ３はリセットされ，カウンタ・デー
タはイニシャル値とされる。なお，ロード信号ｌｏａｄ
は，Ｌレベルに保持されている。
【００５３】入力信号検出部２７は，セレクタ２５に対
してＨレベルの選択信号ｓｅｌを出力し，これによっ
て，セレクタ２５は第２の入力端子に入力される信号Ｓ
２３−２を選択し，信号Ｓ２５としてＬＰＦ９に出力す
る。この信号Ｓ２３−２は，出力信号Ｓｏｕｔが，入力
信号Ｓｉｎに同期している状態における信号Ｓ７と略同
一の周波数を有するものであるため，ＬＰＦ９には，同
期状態と略同一の周波数およびデューティ・レートを有
する信号２５が入力されることになる。
してＨレベルの選択信号ｓｅｌを出力し，これによっ
て，セレクタ２５は第２の入力端子に入力される信号Ｓ
２３−２を選択し，信号Ｓ２５としてＬＰＦ９に出力す
る。この信号Ｓ２３−２は，出力信号Ｓｏｕｔが，入力
信号Ｓｉｎに同期している状態における信号Ｓ７と略同
一の周波数を有するものであるため，ＬＰＦ９には，同
期状態と略同一の周波数およびデューティ・レートを有
する信号２５が入力されることになる。
【００５４】また，入力信号検出部２７は，アナログス
イッチ３３に対してＨレベルの選択信号ｓｅｌを出力
し，これによって，アナログスイッチ３３は，第２の入
力端子に印加されている電圧Ｖｃを選択し信号Ｓ３３と
してＶＣＯ１１に出力する。この信号Ｓ３３の電圧Ｖ３
３は，ＶＣＯ１１の発振周波数帯域における中心周波数
に対応する電圧Ｖｃに一致しており，ＶＣＯ１１から出
力される信号Ｓｏｕｔの周波数ｆｏｕｔは，同期状態に
おける周波数に近似したものになる。
イッチ３３に対してＨレベルの選択信号ｓｅｌを出力
し，これによって，アナログスイッチ３３は，第２の入
力端子に印加されている電圧Ｖｃを選択し信号Ｓ３３と
してＶＣＯ１１に出力する。この信号Ｓ３３の電圧Ｖ３
３は，ＶＣＯ１１の発振周波数帯域における中心周波数
に対応する電圧Ｖｃに一致しており，ＶＣＯ１１から出
力される信号Ｓｏｕｔの周波数ｆｏｕｔは，同期状態に
おける周波数に近似したものになる。
【００５５】次に，第３の実施の形態にかかるＰＬＬ回
路３１に対する入力信号Ｓｉｎの入力が開始されると，
入力信号検出部２７は，リセット信号ｒｓｔをＬレベル
とするとともに，Ｈレベルのロード信号ｌｏａｄをワン
ショット出力し，さらに選択信号ｓｅｌをＬレベルとす
る。
路３１に対する入力信号Ｓｉｎの入力が開始されると，
入力信号検出部２７は，リセット信号ｒｓｔをＬレベル
とするとともに，Ｈレベルのロード信号ｌｏａｄをワン
ショット出力し，さらに選択信号ｓｅｌをＬレベルとす
る。
【００５６】Ｈレベルのロード信号ｌｏａｄを受けた第
２の分周カウンタ２３は，所定のカウンタ・データがロ
ードされ，このカウンタ・データを基準にカウント・ア
ップを開始する。ここで，第２の分周カウンタ２３に対
してロードされるカウンタ・データは，出力信号Ｓｏｕ
ｔと入力信号Ｓｉｎが同期している状態において，第１
の分周カウンタ３のカウンタ・データがイニシャル値に
ある時点での第２の分周カウンタ２３のカウンタ・デー
タと同一のものとする。
２の分周カウンタ２３は，所定のカウンタ・データがロ
ードされ，このカウンタ・データを基準にカウント・ア
ップを開始する。ここで，第２の分周カウンタ２３に対
してロードされるカウンタ・データは，出力信号Ｓｏｕ
ｔと入力信号Ｓｉｎが同期している状態において，第１
の分周カウンタ３のカウンタ・データがイニシャル値に
ある時点での第２の分周カウンタ２３のカウンタ・デー
タと同一のものとする。
【００５７】一方，第１の分周カウンタ３は，入力断状
態においてリセットされているため入力信号Ｓｉｎの入
力開始時には，必ずイニシャル値にあるカウンタ・デー
タからカウント・アップを開始する。
態においてリセットされているため入力信号Ｓｉｎの入
力開始時には，必ずイニシャル値にあるカウンタ・デー
タからカウント・アップを開始する。
【００５８】以上のように，第３の実施の形態にかかる
ＰＬＬ回路３１によれば，第１，２の実施の形態にかか
るＰＬＬ回路１，２１と同様の効果の他，以下の更なる
効果が得られることになる。すなわち，従来のＰＬＬ回
路１０１の場合，入力信号Ｓｉｎの入力が開始される直
前に，ＬＰＦ１０９から出力される信号Ｓ１０９の電圧
Ｖ１０９の値は，同期状態における電圧値と異なってお
り，その後，この値を同期状態における電圧値に戻すた
めにはある程度の時間が必要とされていた。
ＰＬＬ回路３１によれば，第１，２の実施の形態にかか
るＰＬＬ回路１，２１と同様の効果の他，以下の更なる
効果が得られることになる。すなわち，従来のＰＬＬ回
路１０１の場合，入力信号Ｓｉｎの入力が開始される直
前に，ＬＰＦ１０９から出力される信号Ｓ１０９の電圧
Ｖ１０９の値は，同期状態における電圧値と異なってお
り，その後，この値を同期状態における電圧値に戻すた
めにはある程度の時間が必要とされていた。
【００５９】これに対して，第３の実施の形態にかかる
ＰＬＬ回路３１によれば，入力断状態におけるＶＣＯ１
１に入力される信号Ｓ３３の電圧Ｖ３３は，発振周波数
帯域における中心周波数に対応した電圧Ｖｃに一致して
おり，ＶＣＯ１１から出力される出力信号Ｓｏｕｔの周
波数は，同期状態における周波数に近似したものとされ
ている。このため，入力信号Ｓｉｎの入力が開始された
際に必要であった出力信号Ｓｏｕｔの周波数の調整時間
は，短縮されることになる。したがって，出力信号Ｓｏ
ｕｔが入力信号Ｓｉｎに同期するまでに必要な時間は短
縮化され，第３の実施の形態にかかるＰＬＬ回路３１を
より高速のデータ送信を目的としたディジタル伝送系に
用いることが可能となる。
ＰＬＬ回路３１によれば，入力断状態におけるＶＣＯ１
１に入力される信号Ｓ３３の電圧Ｖ３３は，発振周波数
帯域における中心周波数に対応した電圧Ｖｃに一致して
おり，ＶＣＯ１１から出力される出力信号Ｓｏｕｔの周
波数は，同期状態における周波数に近似したものとされ
ている。このため，入力信号Ｓｉｎの入力が開始された
際に必要であった出力信号Ｓｏｕｔの周波数の調整時間
は，短縮されることになる。したがって，出力信号Ｓｏ
ｕｔが入力信号Ｓｉｎに同期するまでに必要な時間は短
縮化され，第３の実施の形態にかかるＰＬＬ回路３１を
より高速のデータ送信を目的としたディジタル伝送系に
用いることが可能となる。
【００６０】以上，添付図面を参照しながら本発明の好
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
適な実施形態について説明したが，本発明はかかる例に
限定されない。当業者であれば，特許請求の範囲に記載
された技術的思想の範疇内において各種の変更例または
修正例に想到し得ることは明らかであり，それらについ
ても当然に本発明の技術的範囲に属するものと了解され
る。
【００６１】
【発明の効果】以上説明したように，本発明によれば，
ＰＬＬ回路に対して入力信号が入力された際の第１の分
周カウンタ，第２の分周カウンタ，フィルタ部，および
電圧制御発振器は，出力信号が入力信号に同期している
ときの状態に調整されることになるため，出力信号が入
力信号に同期するまでの時間は，従来に比べて短縮され
ることになる。したがって，例えばＰＬＬ回路を高速デ
ィジタル伝送系に用いることが可能となる。
ＰＬＬ回路に対して入力信号が入力された際の第１の分
周カウンタ，第２の分周カウンタ，フィルタ部，および
電圧制御発振器は，出力信号が入力信号に同期している
ときの状態に調整されることになるため，出力信号が入
力信号に同期するまでの時間は，従来に比べて短縮され
ることになる。したがって，例えばＰＬＬ回路を高速デ
ィジタル伝送系に用いることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態にかかるＰＬＬ回路
の回路図である。
の回路図である。
【図２】本発明の第２の実施の形態にかかるＰＬＬ回路
の回路図である。
の回路図である。
【図３】本発明の第３の実施の形態にかかるＰＬＬ回路
の回路図である。
の回路図である。
【図４】従来のＰＬＬ回路の回路図である。
【図５】図４のＰＬＬ回路の動作を示すタイミング・チ
ャート図である。
ャート図である。
【図６】図４のＰＬＬ回路の他の動作を示すタイミング
・チャート図である。
・チャート図である。
【図７】図４のＰＬＬ回路の他の動作を示すタイミング
・チャート図である。
・チャート図である。
１ ＰＬＬ回路 ３ 第１の分周カウンタ ５ 第２の分周カウンタ ７ ＥｘＯＲゲート ９ ＬＰＦ １１ ＶＣＯ １３ 入力信号検出部 Ｓｉｎ 入力信号 Ｓｏｕｔ 出力信号
Claims (6)
- 【請求項１】 入力信号に同期した出力信号を生成する
フェーズ・ロックド・ループ回路であって：前記入力信
号を分周し，第１の分周信号を出力する第１の分周カウ
ンタと；前記出力信号を分周し，第２の分周信号を出力
する第２の分周カウンタと；前記第１の分周信号と前記
第２の分周信号の位相差を検出し，前記位相差に応じた
検出信号を出力する位相差検出部と；前記検出信号に基
づき制御電圧信号を出力するフィルタ部と；前記制御電
圧信号の電圧値に応じた周波数を有する前記出力信号を
出力する電圧制御発振器と；前記入力信号を検出して，
前記第１の分周カウンタのカウンタ・データを所定の一
の値に設定するための第１の制御信号，および，前記第
２の分周カウンタのカウンタ・データを所定の他の値に
設定するための第２の制御信号を出力する入力信号検出
部と；を備えたことを特徴とするフェーズ・ロックド・
ループ回路。 - 【請求項２】 入力信号に同期した出力信号を生成する
フェーズ・ロックド・ループ回路であって：前記入力信
号を分周し，第１の分周信号を出力する第１の分周カウ
ンタと；前記出力信号を分周し，第２の分周信号を出力
するとともに，前記第２の分周信号の２倍の周波数を有
する第３の分周信号を出力する第２の分周カウンタと；
前記第１の分周信号と前記第２の分周信号の位相差を検
出し，前記位相差に応じた検出信号を出力する位相差検
出部と；前記検出信号，または，前記第３の分周信号の
いずれか一方を選択し，選択信号として出力する信号選
択部と；前記選択信号に基づき制御電圧信号を出力する
フィルタ部と；前記制御電圧信号の電圧値に応じた周波
数を有する前記出力信号を出力する電圧制御発振器と；
前記入力信号を検出して，前記信号選択部の選択動作を
制御する選択制御信号を出力する入力信号検出部と；を
備えたことを特徴とするフェーズ・ロックド・ループ回
路。 - 【請求項３】 入力信号に同期した出力信号を生成する
フェーズ・ロックド・ループ回路であって：前記入力信
号を分周し，第１の分周信号を出力する第１の分周カウ
ンタと；前記出力信号を分周し，第２の分周信号を出力
する第２の分周カウンタと；前記第１の分周信号と前記
第２の分周信号の位相差を検出し，前記位相差に応じた
検出信号を出力する位相差検出部と；前記検出信号に基
づき制御電圧信号を出力するフィルタ部と；前記制御電
圧信号，または，所定の電圧値を有する定電圧信号のい
ずれか一方を選択し，選択電圧信号として出力する電圧
信号選択部と；前記選択電圧信号の電圧値に応じた周波
数を有する前記出力信号を出力する電圧制御発振器と；
前記入力信号を検出して，前記電圧信号選択部の選択動
作を制御する選択制御信号を出力する入力信号検出部
と；を備えたことを特徴とするフェーズ・ロックド・ル
ープ回路。 - 【請求項４】 入力信号に同期した出力信号を生成する
フェーズ・ロックド・ループ回路であって：前記入力信
号を分周し，第１の分周信号を出力する第１の分周カウ
ンタと；前記出力信号を分周し，第２の分周信号を出力
するとともに，前記第２の分周信号の２倍の周波数を有
する第３の分周信号を出力する第２の分周カウンタと；
前記第１の分周信号と前記第２の分周信号の位相差を検
出し，前記位相差に応じた検出信号を出力する位相差検
出部と；前記検出信号，または，前記第３の分周信号の
いずれか一方を選択し，選択信号として出力する信号選
択部と；前記選択信号に基づき制御電圧信号を出力する
フィルタ部と；前記制御電圧信号の電圧値に応じた周波
数を有する前記出力信号を出力する電圧制御発振器と；
前記入力信号を検出して，前記第１の分周カウンタのカ
ウンタ・データを所定の一の値に設定するための第１の
制御信号，前記第２の分周カウンタのカウンタ・データ
を所定の他の値に設定するための第２の制御信号，およ
び前記信号選択部の選択動作を制御する選択制御信号を
出力する入力信号検出部と；を備えたことを特徴とする
フェーズ・ロックド・ループ回路。 - 【請求項５】 入力信号に同期した出力信号を生成する
フェーズ・ロックド・ループ回路であって：前記入力信
号を分周し，第１の分周信号を出力する第１の分周カウ
ンタと；前記出力信号を分周し，第２の分周信号を出力
するとともに，前記第２の分周信号の２倍の周波数を有
する第３の分周信号を出力する第２の分周カウンタと；
前記第１の分周信号と前記第２の分周信号の位相差を検
出し，前記位相差に応じた検出信号を出力する位相差検
出部と；前記検出信号，または，前記第３の分周信号の
いずれか一方を選択し，選択信号として出力する信号選
択部と；前記選択信号に基づき制御電圧信号を出力する
フィルタ部と；前記制御電圧信号，または，所定の電圧
値を有する定電圧信号のいずれか一方を選択し，選択電
圧信号として出力する電圧信号選択部と；前記選択電圧
信号の電圧値に応じた周波数を有する前記出力信号を出
力する電圧制御発振器と；前記入力信号を検出して，前
記信号選択部および前記電圧信号選択部の選択動作を制
御する選択制御信号を出力する入力信号検出部と；を備
えたことを特徴とするフェーズ・ロックド・ループ回
路。 - 【請求項６】 入力信号に同期した出力信号を生成する
フェーズ・ロックド・ループ回路であって：前記入力信
号を分周し，第１の分周信号を出力する第１の分周カウ
ンタと；前記出力信号を分周し，第２の分周信号を出力
するとともに，前記第２の分周信号の２倍の周波数を有
する第３の分周信号を出力する第２の分周カウンタと；
前記第１の分周信号と前記第２の分周信号の位相差を検
出し，前記位相差に応じた検出信号を出力する位相差検
出部と；前記検出信号，または，前記第３の分周信号の
いずれか一方を選択し，選択信号として出力する信号選
択部と；前記選択信号に基づき制御電圧信号を出力する
フィルタ部と；前記制御電圧信号，または，所定の電圧
値を有する定電圧信号のいずれか一方を選択し，選択電
圧信号として出力する電圧信号選択部と；前記選択電圧
信号の電圧値に応じた周波数を有する前記出力信号を出
力する電圧制御発振器と；前記入力信号を検出して，前
記第１の分周カウンタのカウンタ・データを所定の一の
値に設定するための第１の制御信号，前記第２の分周カ
ウンタのカウンタ・データを所定の他の値に設定するた
めの第２の制御信号を出力し，前記信号選択部および前
記電圧信号選択部の選択動作を制御する選択制御信号を
出力する入力信号検出部と；を備えたことを特徴とする
フェーズ・ロックド・ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144839A JPH11340827A (ja) | 1998-05-26 | 1998-05-26 | フェーズ・ロックド・ループ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144839A JPH11340827A (ja) | 1998-05-26 | 1998-05-26 | フェーズ・ロックド・ループ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340827A true JPH11340827A (ja) | 1999-12-10 |
Family
ID=15371642
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10144839A Withdrawn JPH11340827A (ja) | 1998-05-26 | 1998-05-26 | フェーズ・ロックド・ループ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340827A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008430A (ja) * | 2001-06-25 | 2003-01-10 | Hioki Ee Corp | 入力回路のサンプリング方法 |
| JP2006295719A (ja) * | 2005-04-13 | 2006-10-26 | Fuji Photo Film Co Ltd | タイミング発生回路 |
-
1998
- 1998-05-26 JP JP10144839A patent/JPH11340827A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003008430A (ja) * | 2001-06-25 | 2003-01-10 | Hioki Ee Corp | 入力回路のサンプリング方法 |
| JP4547109B2 (ja) * | 2001-06-25 | 2010-09-22 | 日置電機株式会社 | 電力計における入力回路のサンプリング方法 |
| JP2006295719A (ja) * | 2005-04-13 | 2006-10-26 | Fuji Photo Film Co Ltd | タイミング発生回路 |
| JP4533788B2 (ja) * | 2005-04-13 | 2010-09-01 | 富士フイルム株式会社 | タイミング発生回路 |
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Legal Events
| Date | Code | Title | Description |
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