JP2003008430A - 入力回路のサンプリング方法 - Google Patents
入力回路のサンプリング方法Info
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- JP2003008430A JP2003008430A JP2001190687A JP2001190687A JP2003008430A JP 2003008430 A JP2003008430 A JP 2003008430A JP 2001190687 A JP2001190687 A JP 2001190687A JP 2001190687 A JP2001190687 A JP 2001190687A JP 2003008430 A JP2003008430 A JP 2003008430A
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Abstract
(57)【要約】
【課題】 入力波形のレベル低下などにより、ＰＬＬア
ンロック状態となった場合、固定クロックなどの他のク
ロックを用いることなく、ＰＬＬ回路よりサンプリング
クロックが得られるようにする。 【解決手段】 フィルタ回路２で得られるＰＬＬソース
としての基本波クロックＡを周波数追従回路４により１
周期遅れの出力クロックＢに変換してＰＬＬ回路３に与
えるようにし、入力レベル監視手段５からＰＬＬアンロ
ック警告信号が出された場合には、周波数追従回路４か
ら所定の１周期分の出力クロックＢを繰り返し出力させ
る。
ンロック状態となった場合、固定クロックなどの他のク
ロックを用いることなく、ＰＬＬ回路よりサンプリング
クロックが得られるようにする。 【解決手段】 フィルタ回路２で得られるＰＬＬソース
としての基本波クロックＡを周波数追従回路４により１
周期遅れの出力クロックＢに変換してＰＬＬ回路３に与
えるようにし、入力レベル監視手段５からＰＬＬアンロ
ック警告信号が出された場合には、周波数追従回路４か
ら所定の１周期分の出力クロックＢを繰り返し出力させ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電力計などの電気
測定器に適用される入力回路のサンプリング方法に関
し、さらに詳しく言えば、入力波形にＰＬＬをかけて決
まった数のデータを取り込むサンプリング技術に関する
ものである。
測定器に適用される入力回路のサンプリング方法に関
し、さらに詳しく言えば、入力波形にＰＬＬをかけて決
まった数のデータを取り込むサンプリング技術に関する
ものである。
【０００２】
【従来の技術】入力波形（測定波形）の例えば１波形か
ら常に一定数のデータをサンプリングする場合にＰＬＬ
回路（位相同期回路）が用いられる。すなわち、図６に
示されているように、アナログの入力波形をＡ／Ｄコン
バータ１でディジタルに変換するにあたって、波形整形
回路としてのローパスフィルタ２で、ノイズが辞去され
た入力波形の基本波の矩形波クロックを得てＰＬＬ回路
３に与える。
ら常に一定数のデータをサンプリングする場合にＰＬＬ
回路（位相同期回路）が用いられる。すなわち、図６に
示されているように、アナログの入力波形をＡ／Ｄコン
バータ１でディジタルに変換するにあたって、波形整形
回路としてのローパスフィルタ２で、ノイズが辞去され
た入力波形の基本波の矩形波クロックを得てＰＬＬ回路
３に与える。
【０００３】その矩形波クロックの周波数をｆａとする
と、ＰＬＬ回路３は周波数ｆａをｎ倍（ｎは任意の整
数）して、周波数ｆｓ（＝ｆａ×ｎ）なるＰＬＬクロッ
クを生成し、これをサンプリングクロックとしてＡ／Ｄ
コンバータ１に与える。これにより、入力波形の例えば
１波形分から常にｎ個のデータが取り込まれる。
と、ＰＬＬ回路３は周波数ｆａをｎ倍（ｎは任意の整
数）して、周波数ｆｓ（＝ｆａ×ｎ）なるＰＬＬクロッ
クを生成し、これをサンプリングクロックとしてＡ／Ｄ
コンバータ１に与える。これにより、入力波形の例えば
１波形分から常にｎ個のデータが取り込まれる。
【０００４】
【発明が解決しようとする課題】しかしながら、入力波
形が低下もしくは停止して、その入力レベルがある一定
のレベルよりも低くなると、ローパスフィルタ２で矩形
波クロックが得られなくなるため、ＰＬＬ回路３がＰＬ
Ｌアンロック状態となり測定が不可能になってしまう。
形が低下もしくは停止して、その入力レベルがある一定
のレベルよりも低くなると、ローパスフィルタ２で矩形
波クロックが得られなくなるため、ＰＬＬ回路３がＰＬ
Ｌアンロック状態となり測定が不可能になってしまう。
【０００５】ＰＬＬ回路３とは別に固定クロック発生回
路を用意し、ＰＬＬ回路３がＰＬＬアンロック状態とな
ったときに、固定クロックに切り替える方法も知られて
いるが、ＰＬＬクロックと固定クロックとに差がある場
合には、正確なサンプリングができなくなってしまう。
路を用意し、ＰＬＬ回路３がＰＬＬアンロック状態とな
ったときに、固定クロックに切り替える方法も知られて
いるが、ＰＬＬクロックと固定クロックとに差がある場
合には、正確なサンプリングができなくなってしまう。
【０００６】
【課題を解決するための手段】本発明によれば、入力波
形のレベル低下などにより、ローパスフィルタでＰＬＬ
ソースとしての矩形波クロックが得られなくなった場合
でも、固定クロックなどの他のクロックを用いることな
く、ＰＬＬ回路よりサンプリングクロックが得られ、Ａ
／Ｄコンバータによるサンプリングを継続させることが
できる。
形のレベル低下などにより、ローパスフィルタでＰＬＬ
ソースとしての矩形波クロックが得られなくなった場合
でも、固定クロックなどの他のクロックを用いることな
く、ＰＬＬ回路よりサンプリングクロックが得られ、Ａ
／Ｄコンバータによるサンプリングを継続させることが
できる。
【０００７】そのため、本発明は、アナログの入力波形
をディジタルに変換するＡ／Ｄコンバータと、上記入力
波形の基本波を抽出するフィルタ回路と、上記基本波を
受けてその周波数のｎ倍（ｎは任意の整数）のＰＬＬク
ロックを生成するＰＬＬ回路とを含み、上記ＰＬＬクロ
ックを上記Ａ／Ｄコンバータのサンプリングクロックと
して上記入力波形をサンプリングする入力回路のサンプ
リング方法において、上記フィルタ回路から得られる上
記基本波の周波数を監視し、その周期を少なくとも１周
期分遅らせて上記ＰＬＬ回路に与える周波数追従回路
と、上記入力波形のレベルを監視し、上記ＰＬＬ回路が
アンロック状態になる直前に上記周波数追従回路にＰＬ
Ｌアンロック警告信号を出力する入力レベル監視手段と
を備え、上記周波数追従回路は、上記ＰＬＬアンロック
警告信号を受けると、所定の１周期分の周波数を繰り返
して上記ＰＬＬ回路に与えることを特徴としている。
をディジタルに変換するＡ／Ｄコンバータと、上記入力
波形の基本波を抽出するフィルタ回路と、上記基本波を
受けてその周波数のｎ倍（ｎは任意の整数）のＰＬＬク
ロックを生成するＰＬＬ回路とを含み、上記ＰＬＬクロ
ックを上記Ａ／Ｄコンバータのサンプリングクロックと
して上記入力波形をサンプリングする入力回路のサンプ
リング方法において、上記フィルタ回路から得られる上
記基本波の周波数を監視し、その周期を少なくとも１周
期分遅らせて上記ＰＬＬ回路に与える周波数追従回路
と、上記入力波形のレベルを監視し、上記ＰＬＬ回路が
アンロック状態になる直前に上記周波数追従回路にＰＬ
Ｌアンロック警告信号を出力する入力レベル監視手段と
を備え、上記周波数追従回路は、上記ＰＬＬアンロック
警告信号を受けると、所定の１周期分の周波数を繰り返
して上記ＰＬＬ回路に与えることを特徴としている。
【０００８】この場合、上記ＰＬＬアンロック警告信号
を受けた際に、繰り返し出力される１周期分の周波数
は、周波数変動のもっとも少ない上記警告信号を受ける
直前の上記基本波の１周期分であることが好ましい。
を受けた際に、繰り返し出力される１周期分の周波数
は、周波数変動のもっとも少ない上記警告信号を受ける
直前の上記基本波の１周期分であることが好ましい。
【０００９】また、本発明の別の特徴によれば、上記Ｐ
ＬＬアンロック警告信号が解除された場合、上記周波数
追従回路は、現在上記ＰＬＬ回路に繰り返し出力してい
る周波数を上記ＰＬＬアンロック警告信号の解除後に上
記フィルタ回路から入力される基本波の周波数に合わせ
るとともに、その基本波の位相を基準として位相合わせ
を行ない、周波数および位相の調整終了後に、少なくと
も１周期分遅れを持たせて出力する。
ＬＬアンロック警告信号が解除された場合、上記周波数
追従回路は、現在上記ＰＬＬ回路に繰り返し出力してい
る周波数を上記ＰＬＬアンロック警告信号の解除後に上
記フィルタ回路から入力される基本波の周波数に合わせ
るとともに、その基本波の位相を基準として位相合わせ
を行ない、周波数および位相の調整終了後に、少なくと
も１周期分遅れを持たせて出力する。
【００１０】
【発明の実施の形態】次に、本発明の実施形態について
説明する。まず、図１を参照して、本発明も先に説明し
た図５の従来例と同じく、Ａ／Ｄコンバータ１、波形整
形回路としてのローパスフィルタ２およびＰＬＬ回路３
を備えているが、本発明の場合、このほかに周波数追従
回路４と入力レベル監視回路５とをさらに備えている。
説明する。まず、図１を参照して、本発明も先に説明し
た図５の従来例と同じく、Ａ／Ｄコンバータ１、波形整
形回路としてのローパスフィルタ２およびＰＬＬ回路３
を備えているが、本発明の場合、このほかに周波数追従
回路４と入力レベル監視回路５とをさらに備えている。
【００１１】周波数追従回路４は、ローパスフィルタ２
とＰＬＬ回路３との間に接続されている。ここで、ロー
パスフィルタ２で得られる入力波形の基本波クロックを
Ａとし、この周波数追従回路４からＰＬＬ回路３に与え
られる出力クロックをＢとすると、図２に示されている
ように、出力クロックＢは基本波クロックＡに対して１
周期遅れとなっている。両クロックＡ，Ｂともに周波数
はｆａで同一である。
とＰＬＬ回路３との間に接続されている。ここで、ロー
パスフィルタ２で得られる入力波形の基本波クロックを
Ａとし、この周波数追従回路４からＰＬＬ回路３に与え
られる出力クロックをＢとすると、図２に示されている
ように、出力クロックＢは基本波クロックＡに対して１
周期遅れとなっている。両クロックＡ，Ｂともに周波数
はｆａで同一である。
【００１２】すなわち、周波数追従回路４は、基本波ク
ロックＡの周波数を監視し、その基本波クロックＡを１
周期遅れでトレースして出力クロックＢを作成してい
る。なお通常において、入力波形の周波数は極端に変動
しないため、１周期程度の遅れは問題にならない。
ロックＡの周波数を監視し、その基本波クロックＡを１
周期遅れでトレースして出力クロックＢを作成してい
る。なお通常において、入力波形の周波数は極端に変動
しないため、１周期程度の遅れは問題にならない。
【００１３】入力レベル監視回路５は入力波形のレベル
を監視し、そのレベル低下によりローパスフィルタ２で
基本波クロックＡが得られなくなる直前、すなわちＰＬ
Ｌ回路３がアンロック状態になる直前に、周波数追従回
路４にＰＬＬアンロック警告信号を出力する。
を監視し、そのレベル低下によりローパスフィルタ２で
基本波クロックＡが得られなくなる直前、すなわちＰＬ
Ｌ回路３がアンロック状態になる直前に、周波数追従回
路４にＰＬＬアンロック警告信号を出力する。
【００１４】入力レベル監視回路５からＰＬＬアンロッ
ク警告信号が出されない場合、ＰＬＬ回路３には周波数
追従回路４から周波数ｆａの出力クロックＢが与えら
れ、これにより、ＰＬＬ回路３はその周波数ｆａをｎ倍
してなる周波数ｆｓのＰＬＬクロックを生成し、Ａ／Ｄ
コンバータ１にサンプリングクロックとして与える。
ク警告信号が出されない場合、ＰＬＬ回路３には周波数
追従回路４から周波数ｆａの出力クロックＢが与えら
れ、これにより、ＰＬＬ回路３はその周波数ｆａをｎ倍
してなる周波数ｆｓのＰＬＬクロックを生成し、Ａ／Ｄ
コンバータ１にサンプリングクロックとして与える。
【００１５】図３を参照して、入力レベル監視回路５か
らＰＬＬアンロック警告信号が出されると、周波数追従
回路４は、出力クロックＢとして所定の１周期分を繰り
返し出力する。図３の例で言えば、出力クロックＢ中の
警告信号が出され時点の１周期分、すなわちＬｏｗ側の
半周期ｔ１とＨｉ側の半周期ｔ２とが警告信号後に交互
に繰り返し出力される。
らＰＬＬアンロック警告信号が出されると、周波数追従
回路４は、出力クロックＢとして所定の１周期分を繰り
返し出力する。図３の例で言えば、出力クロックＢ中の
警告信号が出され時点の１周期分、すなわちＬｏｗ側の
半周期ｔ１とＨｉ側の半周期ｔ２とが警告信号後に交互
に繰り返し出力される。
【００１６】これを、基本波クロックＡについて見る
と、上記Ｌｏｗ側の半周期ｔ１とＨｉ側の半周期ｔ２
は、出力クロックＢよりも１周期前に発生されているた
め、警告信号が出された直前の１周期分のクロックが繰
り返して出力されることになる。
と、上記Ｌｏｗ側の半周期ｔ１とＨｉ側の半周期ｔ２
は、出力クロックＢよりも１周期前に発生されているた
め、警告信号が出された直前の１周期分のクロックが繰
り返して出力されることになる。
【００１７】このように、出力クロックＢについては警
告信号が出された時点の１周期分、基本波クロックＡに
ついては警告信号が出された直前の１周期分（クロック
としてはいずれも同じクロック）が、警告信号後に繰り
返される出力されることが好ましいが、例えば出力クロ
ックＢの中から警告信号が出された直前の１周期分（図
３の例で、Ｌｏｗ側の半周期ｔ−１とＨｉ側の半周期ｔ
０とを含む）を繰り返し出力するようにしてもよい。
告信号が出された時点の１周期分、基本波クロックＡに
ついては警告信号が出された直前の１周期分（クロック
としてはいずれも同じクロック）が、警告信号後に繰り
返される出力されることが好ましいが、例えば出力クロ
ックＢの中から警告信号が出された直前の１周期分（図
３の例で、Ｌｏｗ側の半周期ｔ−１とＨｉ側の半周期ｔ
０とを含む）を繰り返し出力するようにしてもよい。
【００１８】このように、本発明によれば、入力レベル
監視回路５からＰＬＬアンロック警告信号が出され、ロ
ーパスフィルタ２で基本波クロックＡが得られなくなっ
たとしても、周波数追従回路４から出力クロックＢが繰
り返し出力されるため、Ａ／Ｄコンバータ１のサンプリ
ングクロックが途絶えてしまうことはない。したがっ
て、測定を継続して行なうことができる。
監視回路５からＰＬＬアンロック警告信号が出され、ロ
ーパスフィルタ２で基本波クロックＡが得られなくなっ
たとしても、周波数追従回路４から出力クロックＢが繰
り返し出力されるため、Ａ／Ｄコンバータ１のサンプリ
ングクロックが途絶えてしまうことはない。したがっ
て、測定を継続して行なうことができる。
【００１９】本発明において、入力波形が所定レベル以
上になり、ＰＬＬアンロック警告信号が解除されたと
き、周波数追従回路４により波形調整が行われるが、図
４のブロック図および図５のタイミングチャートを参照
して、周波数追従回路４の具体的な構成およびその動作
について説明する。
上になり、ＰＬＬアンロック警告信号が解除されたと
き、周波数追従回路４により波形調整が行われるが、図
４のブロック図および図５のタイミングチャートを参照
して、周波数追従回路４の具体的な構成およびその動作
について説明する。
【００２０】周波数追従回路４は、大きく分けて、基本
波クロックＡと出力クロックＢの周波数合わせを行う周
波数調整回路４１と、基本波クロックＡと出力クロック
Ｂの位相合わせを行う位相調整回路４３とを備えてい
る。
波クロックＡと出力クロックＢの周波数合わせを行う周
波数調整回路４１と、基本波クロックＡと出力クロック
Ｂの位相合わせを行う位相調整回路４３とを備えてい
る。
【００２１】周波数調整回路４１は、アップカウンタ４
１１，セレクタ４１２，レジスタ４１３，データ比較器
４１４およびダウンカウンタ４１５を含み、アップカウ
ンタ４１１とダウンカウンタ４１５には図示しないクロ
ック発生器からクロックＣＬが与えられるが、この実施
形態によると、アップカウンタ４１１には１／２分周器
４１６を介してクロックＣＬが与えられる。
１１，セレクタ４１２，レジスタ４１３，データ比較器
４１４およびダウンカウンタ４１５を含み、アップカウ
ンタ４１１とダウンカウンタ４１５には図示しないクロ
ック発生器からクロックＣＬが与えられるが、この実施
形態によると、アップカウンタ４１１には１／２分周器
４１６を介してクロックＣＬが与えられる。
【００２２】アップカウンタ４１１は、ローパスフィル
タ２からの基本波クロックＡの周期を測定して次段のセ
レクタ４１２に出力する。この実施形態において、アッ
プカウンタ４１は、基本波クロックＡの立ち上がり（も
しくは立ち下がり）の間隔でゲートを開いてクロックＣ
Ｌを計数し、その計数データをセレクタ４１２に出力す
る。
タ２からの基本波クロックＡの周期を測定して次段のセ
レクタ４１２に出力する。この実施形態において、アッ
プカウンタ４１は、基本波クロックＡの立ち上がり（も
しくは立ち下がり）の間隔でゲートを開いてクロックＣ
Ｌを計数し、その計数データをセレクタ４１２に出力す
る。
【００２３】レジスタ４１３には、基本波クロックＡと
ＰＬＬアンロック警告信号とが入力され、基本波クロッ
クＡの立ち上がり（もしくは立ち下がり）が入力される
ごとにデータをダウンカウンタ４１５に出力する。
ＰＬＬアンロック警告信号とが入力され、基本波クロッ
クＡの立ち上がり（もしくは立ち下がり）が入力される
ごとにデータをダウンカウンタ４１５に出力する。
【００２４】また、レジスタ４１３は、ＰＬＬアンロッ
ク警告信号が出力されていない警告信号ＯＦＦ時には、
セレクタ４１２の出力を取り込んでそのまま出力する。
これに対して、ＰＬＬアンロック警告信号が出力されて
いる警告信号ＯＮ時には、セレクタ４１２の出力を取り
込まず、警告信号がＯＦＦからＯＮになる直前にセレク
タ４１２から取り込んだデータを繰り返し出力する。
ク警告信号が出力されていない警告信号ＯＦＦ時には、
セレクタ４１２の出力を取り込んでそのまま出力する。
これに対して、ＰＬＬアンロック警告信号が出力されて
いる警告信号ＯＮ時には、セレクタ４１２の出力を取り
込まず、警告信号がＯＦＦからＯＮになる直前にセレク
タ４１２から取り込んだデータを繰り返し出力する。
【００２５】データ比較器４１４は、アップカウンタ４
１１から出力されるデータと、レジスタ４１３から出力
されるデータとを比較し、その比較結果に応じて何段階
かの選択信号をセレクタ４１２に出力する。
１１から出力されるデータと、レジスタ４１３から出力
されるデータとを比較し、その比較結果に応じて何段階
かの選択信号をセレクタ４１２に出力する。
【００２６】この実施形態では、比較結果を２％以上，
２〜０．５％，±０．５％以内，−０．５〜−２％，−
２％以下の５段階として、これに対応した選択信号をセ
レクタ４１２に出力する。
２〜０．５％，±０．５％以内，−０．５〜−２％，−
２％以下の５段階として、これに対応した選択信号をセ
レクタ４１２に出力する。
【００２７】このデータ比較はクロック数同士の比較
で、この実施形態においては、アップカウンタ４１１か
ら出力されるデータを基準として、その基準データに対
して、レジスタ４１３から出力されるデータが何％多い
か少ないかとしている。
で、この実施形態においては、アップカウンタ４１１か
ら出力されるデータを基準として、その基準データに対
して、レジスタ４１３から出力されるデータが何％多い
か少ないかとしている。
【００２８】セレクタ４１２は、データ比較器４１４か
らの選択信号を受けて、その内容に応じて、アップカウ
ンタ４１１からのデータをそのまま出力するか、もしく
はアップカウンタ４１１からのデータに所定の割合を付
加して出力する。
らの選択信号を受けて、その内容に応じて、アップカウ
ンタ４１１からのデータをそのまま出力するか、もしく
はアップカウンタ４１１からのデータに所定の割合を付
加して出力する。
【００２９】この実施形態において、その付加割合は、
データ比較器４１４での比較結果が２％以上のときには
１％，２〜０．５％のときには０．２５％，−０．５〜
−２％のときには−０．２５％，−２％以下のときには
−１％とし，±０．５％以内のときにはアップカウンタ
４１１からのデータをそのまま出力する。
データ比較器４１４での比較結果が２％以上のときには
１％，２〜０．５％のときには０．２５％，−０．５〜
−２％のときには−０．２５％，−２％以下のときには
−１％とし，±０．５％以内のときにはアップカウンタ
４１１からのデータをそのまま出力する。
【００３０】ダウンカウンタ４１５には、クロックＣＬ
のほかに出力クロックＢが入力され、出力クロックＢが
入力されるたびに、レジスタ４１３からデータを取り込
んで、クロックＣＬに基づいてダウンカウントしなが
ら、そのデータを出力する。ダウンカウンタ４１５は、
基本波クロックＡと出力クロックＢの周波数を一致させ
るため、アップカウンタ４１１の２倍のクロックＣＬで
動作する。
のほかに出力クロックＢが入力され、出力クロックＢが
入力されるたびに、レジスタ４１３からデータを取り込
んで、クロックＣＬに基づいてダウンカウントしなが
ら、そのデータを出力する。ダウンカウンタ４１５は、
基本波クロックＡと出力クロックＢの周波数を一致させ
るため、アップカウンタ４１１の２倍のクロックＣＬで
動作する。
【００３１】位相調整回路４３には、位相比較器４３１
と、ダウンカウンタ４１５の出力側に接続された位相補
正・ゼロ検出器４３２とが含まれており、位相補正・ゼ
ロ検出器４３２からＰＬＬ回路３に出力クロックＢが与
えられる。位相比較器４３１は、基本波クロックＡと出
力クロックＢの位相を比較し、その位相差に応じて何段
階かの選択信号を位相補正・ゼロ検出器４３２に送出す
る。
と、ダウンカウンタ４１５の出力側に接続された位相補
正・ゼロ検出器４３２とが含まれており、位相補正・ゼ
ロ検出器４３２からＰＬＬ回路３に出力クロックＢが与
えられる。位相比較器４３１は、基本波クロックＡと出
力クロックＢの位相を比較し、その位相差に応じて何段
階かの選択信号を位相補正・ゼロ検出器４３２に送出す
る。
【００３２】この実施形態では、位相比較結果を上記デ
ータ比較器４１４と同じく、２％以上，２〜０．５％，
±０．５％以内，−０．５〜−２％，−２％以下の５段
階として、これに対応した選択信号を位相補正・ゼロ検
出器４３２に出力する。
ータ比較器４１４と同じく、２％以上，２〜０．５％，
±０．５％以内，−０．５〜−２％，−２％以下の５段
階として、これに対応した選択信号を位相補正・ゼロ検
出器４３２に出力する。
【００３３】位相補正・ゼロ検出器４３２には、位相比
較器４３１からの選択信号のほかにＰＬＬアンロック警
告信号が入力され、警告信号ＯＦＦ時には、ダウンカウ
ンタ４１５のデータに位相比較器４３１からの選択信号
に応じた所定の割合を付加し、付加されたデータがゼロ
になった時点で出力クロックＢを反転する。警告信号Ｏ
Ｎ時には、位相比較器４３１からの選択信号を無視し
て、ダウンカウンタ４１５のデータがゼロになるのを監
視し、ゼロになった時点で出力クロックＢを反転する。
較器４３１からの選択信号のほかにＰＬＬアンロック警
告信号が入力され、警告信号ＯＦＦ時には、ダウンカウ
ンタ４１５のデータに位相比較器４３１からの選択信号
に応じた所定の割合を付加し、付加されたデータがゼロ
になった時点で出力クロックＢを反転する。警告信号Ｏ
Ｎ時には、位相比較器４３１からの選択信号を無視し
て、ダウンカウンタ４１５のデータがゼロになるのを監
視し、ゼロになった時点で出力クロックＢを反転する。
【００３４】この実施形態において、位相補正・ゼロ検
出器４３２での付加割合は、上記セレクタ４１２と同じ
く、位相比較器４３１での比較結果が２％以上のときに
は１％，２〜０．５％のときには０．２５％，−０．５
〜−２％のときには−０．２５％，−２％以下のときに
は−１％とし，±０．５％以内のときにはなにも付加し
ない。
出器４３２での付加割合は、上記セレクタ４１２と同じ
く、位相比較器４３１での比較結果が２％以上のときに
は１％，２〜０．５％のときには０．２５％，−０．５
〜−２％のときには−０．２５％，−２％以下のときに
は−１％とし，±０．５％以内のときにはなにも付加し
ない。
【００３５】次に、この周波数追従回路４の動作をＰ
ＬＬアンロック警告信号が出されていない警告信号ＯＦ
Ｆ時，ＰＬＬアンロック警告信号が出された警告信号
ＯＮ時およびＰＬＬアンロック警告信号の解除時に分
けて説明する。
ＬＬアンロック警告信号が出されていない警告信号ＯＦ
Ｆ時，ＰＬＬアンロック警告信号が出された警告信号
ＯＮ時およびＰＬＬアンロック警告信号の解除時に分
けて説明する。
【００３６】ＰＬＬアンロック警告信号が出されてい
ない警告信号ＯＦＦ時。 データ比較器４１４は、アップカウンタ４１１のデータ
とレジスタ４１３のデータとを比較し、その結果をセレ
クタ４１２に送るが、警告信号ＯＦＦ時には、その差が
ほとんどゼロであるため、セレクタ４１２はアップカウ
ンタ４１１のデータをそのまま出力する。
ない警告信号ＯＦＦ時。 データ比較器４１４は、アップカウンタ４１１のデータ
とレジスタ４１３のデータとを比較し、その結果をセレ
クタ４１２に送るが、警告信号ＯＦＦ時には、その差が
ほとんどゼロであるため、セレクタ４１２はアップカウ
ンタ４１１のデータをそのまま出力する。
【００３７】レジスタ４１３は、セレクタ４１２からの
データを基本波クロックＡの例えば立ち上がりに同期し
て内部レジスタに記憶し、かつ、出力する。ダウンカウ
ンタ４１５は、出力クロックＢが入力されるたびにレジ
スタ４１３からデータを取り込んでダウンカウントし、
そのデータを出力する。
データを基本波クロックＡの例えば立ち上がりに同期し
て内部レジスタに記憶し、かつ、出力する。ダウンカウ
ンタ４１５は、出力クロックＢが入力されるたびにレジ
スタ４１３からデータを取り込んでダウンカウントし、
そのデータを出力する。
【００３８】位相補正・ゼロ検出器４３２は、ダウンカ
ウンタ４１５のデータがゼロになるのを監視し、ゼロに
なったら出力クロックＢを反転する。位相比較器４３１
は、基本波クロックＡと出力クロックＢの位相を比較す
るが、警告信号ＯＦＦ時には、その差がほとんどゼロで
ある。
ウンタ４１５のデータがゼロになるのを監視し、ゼロに
なったら出力クロックＢを反転する。位相比較器４３１
は、基本波クロックＡと出力クロックＢの位相を比較す
るが、警告信号ＯＦＦ時には、その差がほとんどゼロで
ある。
【００３９】このようにして、警告信号ＯＦＦ時には、
アップカウンタ４１１によるアップカウントとダウンカ
ウンタ４１５によるダウンカウントが行われることによ
り、基本波クロックＡより１クロック分遅れた出力クロ
ックＢが得られる。
アップカウンタ４１１によるアップカウントとダウンカ
ウンタ４１５によるダウンカウントが行われることによ
り、基本波クロックＡより１クロック分遅れた出力クロ
ックＢが得られる。
【００４０】ＰＬＬアンロック警告信号が出された警
告信号ＯＮ時。 レジスタ４１３は、ＰＬＬアンロック警告信号がＯＮと
なるため、セレクタ４１２からのデータの取り込みを禁
止し、その直前に内部レジスタに取り込んだデータを繰
り返し出力する。ダウンカウンタ４１５は、出力クロッ
クＢが入力されるたびにレジスタ４１３からデータを取
り込んでダウンカウントし、そのデータを出力する。
告信号ＯＮ時。 レジスタ４１３は、ＰＬＬアンロック警告信号がＯＮと
なるため、セレクタ４１２からのデータの取り込みを禁
止し、その直前に内部レジスタに取り込んだデータを繰
り返し出力する。ダウンカウンタ４１５は、出力クロッ
クＢが入力されるたびにレジスタ４１３からデータを取
り込んでダウンカウントし、そのデータを出力する。
【００４１】位相補正・ゼロ検出器４３２は、警告信号
がＯＮであるため、位相比較器４３１からの選択信号を
無視して、ダウンカウンタ４１５のデータがゼロになる
のを監視し、ゼロになった時点で出力クロックＢを反転
する。このようにして、データの取り込み禁止直前の基
本波クロックＡの周波数データが出力クロックＢとして
出力され続ける。
がＯＮであるため、位相比較器４３１からの選択信号を
無視して、ダウンカウンタ４１５のデータがゼロになる
のを監視し、ゼロになった時点で出力クロックＢを反転
する。このようにして、データの取り込み禁止直前の基
本波クロックＡの周波数データが出力クロックＢとして
出力され続ける。
【００４２】ＰＬＬアンロック警告信号の解除時。
図５を参照して、警告信号解除後にローパスフィルタ２
で得られた基本波クロックＡが図５（ａ）のような波形
で、そのとき周波数追従回路４からＰＬＬ回路３に出力
されている出力クロックＢが図５（ｂ）のような波形
で、両波形が周波数および位相ともに異なっているもの
とする。
で得られた基本波クロックＡが図５（ａ）のような波形
で、そのとき周波数追従回路４からＰＬＬ回路３に出力
されている出力クロックＢが図５（ｂ）のような波形
で、両波形が周波数および位相ともに異なっているもの
とする。
【００４３】データ比較器４１４は、アップカウンタ４
１１のデータとレジスタ４１３のデータとを比較し、そ
の比較結果である選択信号をセレクタ４１２に送る。セ
レクタ４１２は、その選択信号に基づいてアップカウン
タ４１１のデータに所定の割合でデータを付加して出力
する。
１１のデータとレジスタ４１３のデータとを比較し、そ
の比較結果である選択信号をセレクタ４１２に送る。セ
レクタ４１２は、その選択信号に基づいてアップカウン
タ４１１のデータに所定の割合でデータを付加して出力
する。
【００４４】レジスタ４１３は、警告信号がＯＦＦであ
るためデータの取り込みが許可され、セレクタ４１２か
らのデータを内部レジスタに記憶し、かつ、出力する。
このようにして、アップカウンタ４１１のデータとレジ
スタ４１３のデータとの差が小さくされ、図５（ｃ）の
ように、基本波クロックＡの周波数と出力クロックＢの
周波数とが次第に一致していく。
るためデータの取り込みが許可され、セレクタ４１２か
らのデータを内部レジスタに記憶し、かつ、出力する。
このようにして、アップカウンタ４１１のデータとレジ
スタ４１３のデータとの差が小さくされ、図５（ｃ）の
ように、基本波クロックＡの周波数と出力クロックＢの
周波数とが次第に一致していく。
【００４５】ダウンカウンタ４１５は、レジスタ４１３
からのデータを取り込んでダウンカウントして出力す
る。位相比較器４３１は、基本波クロックＡと出力クロ
ックＢの位相を比較し、その位相差に応じた選択信号を
位相補正・ゼロ検出器４３２に送出する。
からのデータを取り込んでダウンカウントして出力す
る。位相比較器４３１は、基本波クロックＡと出力クロ
ックＢの位相を比較し、その位相差に応じた選択信号を
位相補正・ゼロ検出器４３２に送出する。
【００４６】これと並行して位相補正・ゼロ検出器４３
２は、上記選択信号に基づいてダウンカウンタ４１５か
らのデータに所定の割合でデータを付加し、そのダウン
カウント値がゼロになった時点で出力クロックＢを反転
する。これにより、図５（ｄ）のように、基本波クロッ
クＡと出力クロックＢの位相合わせが行われる。
２は、上記選択信号に基づいてダウンカウンタ４１５か
らのデータに所定の割合でデータを付加し、そのダウン
カウント値がゼロになった時点で出力クロックＢを反転
する。これにより、図５（ｄ）のように、基本波クロッ
クＡと出力クロックＢの位相合わせが行われる。
【００４７】以後、出力クロックＢを基本波クロックＡ
のほぼ１周期遅れの波形として出力が継続される。これ
によれば、サンプリングクロックが急激に変化しないた
め、正確な測定が可能となる。
のほぼ１周期遅れの波形として出力が継続される。これ
によれば、サンプリングクロックが急激に変化しないた
め、正確な測定が可能となる。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
フィルタ回路（波形整形回路）で得られるＰＬＬソース
としての基本波クロックを周波数追従回路により１周期
遅れの出力クロックに変換してＰＬＬ回路に与えるよう
にし、入力レベル監視手段からＰＬＬアンロック警告信
号が出された場合には、周波数追従回路から所定の１周
期分の出力クロックを繰り返し出力させるようにしたこ
とにより、入力波形のレベル低下などにより、ローパス
フィルタで基本波クロックが得られなくなった場合で
も、固定クロックなどの他のクロックを用いることな
く、ＰＬＬ回路よりサンプリングクロックが得られ、Ａ
／Ｄコンバータによるサンプリングを継続させることが
できる。
フィルタ回路（波形整形回路）で得られるＰＬＬソース
としての基本波クロックを周波数追従回路により１周期
遅れの出力クロックに変換してＰＬＬ回路に与えるよう
にし、入力レベル監視手段からＰＬＬアンロック警告信
号が出された場合には、周波数追従回路から所定の１周
期分の出力クロックを繰り返し出力させるようにしたこ
とにより、入力波形のレベル低下などにより、ローパス
フィルタで基本波クロックが得られなくなった場合で
も、固定クロックなどの他のクロックを用いることな
く、ＰＬＬ回路よりサンプリングクロックが得られ、Ａ
／Ｄコンバータによるサンプリングを継続させることが
できる。
【００４９】また、入力波形のレベルが復帰した場合に
は、周波数追従回路から出力されている出力クロックを
復帰後の基本波クロックにそのまま切り替えるのではな
く、周波数調整と位相調整を行なって出力クロックを復
帰後の基本波クロックに合わせるようにしたことによ
り、サンプリングクロックが急激に変化することがな
く、正確な測定ができる。
は、周波数追従回路から出力されている出力クロックを
復帰後の基本波クロックにそのまま切り替えるのではな
く、周波数調整と位相調整を行なって出力クロックを復
帰後の基本波クロックに合わせるようにしたことによ
り、サンプリングクロックが急激に変化することがな
く、正確な測定ができる。
【図１】本発明を実施するうえで必要な入力回路の実施
形態を示した回路構成図。
形態を示した回路構成図。
【図２】上記入力回路に組み込まれている周波数追従回
路の入力側の基本波クロックとその出力クロックを示し
た波形図。
路の入力側の基本波クロックとその出力クロックを示し
た波形図。
【図３】上記周波数追従回路の動作を説明するためのタ
イミングチャート。
イミングチャート。
【図４】本発明の実施形態における上記周波数追従回路
のブロック図。
のブロック図。
【図５】上記周波数追従回路による周波数および位相合
わせのタイミングチャート。
わせのタイミングチャート。
【図６】従来例の回路構成図。
１ Ａ／Ｄコンバータ
２ ローパスフィルタ（波形整形回路）
３ ＰＬＬ回路
４ 周波数追従回路
４１ 周波数調整回路
４１１ アップカウンタ
４１２ セレクタ
４１３ レジスタ
４１４ データ比較器
４１５ ダウンカウンタ
４１６ １／２分周器
４３ 位相調整回路
４３１ 位相比較器
４３２ 位相補正・ゼロ検出器
５ 入力レベル監視手段
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 依田 元
長野県上田市大字小泉字桜町81 日置電機
株式会社内
Ｆターム(参考） 5J106 AA04 CC24 CC38 CC52 DD09
DD36 DD38 EE05 EE06 EE08
FF06 GG18 KK18 KK29
Claims (3)
- 【請求項１】 アナログの入力波形をディジタルに変換
するＡ／Ｄコンバータと、上記入力波形の基本波を抽出
するフィルタ回路と、上記基本波を受けてその周波数の
ｎ倍（ｎは任意の整数）のＰＬＬクロックを生成するＰ
ＬＬ回路とを含み、上記ＰＬＬクロックを上記Ａ／Ｄコ
ンバータのサンプリングクロックとして上記入力波形を
サンプリングする入力回路のサンプリング方法におい
て、 上記フィルタ回路から得られる上記基本波の周波数を監
視し、その周期を少なくとも１周期分遅らせて上記ＰＬ
Ｌ回路に与える周波数追従回路と、 上記入力波形のレベルを監視し、上記ＰＬＬ回路がアン
ロック状態になる直前に上記周波数追従回路にＰＬＬア
ンロック警告信号を出力する入力レベル監視手段とを備
え、 上記周波数追従回路は、上記ＰＬＬアンロック警告信号
を受けると、所定の１周期分の周波数を繰り返して上記
ＰＬＬ回路に与えることを特徴とする入力回路のサンプ
リング方法。 - 【請求項２】 上記ＰＬＬアンロック警告信号を受けた
際に、繰り返し出力される１周期分の周波数は、上記Ｐ
ＬＬアンロック警告信号を受ける直前の上記基本波の１
周期分であることを特徴とする請求項１に記載の入力回
路のサンプリング方法。 - 【請求項３】 上記ＰＬＬアンロック警告信号が解除さ
れた場合において、上記周波数追従回路は、現在上記Ｐ
ＬＬ回路に繰り返し出力している周波数を上記ＰＬＬア
ンロック警告信号の解除後に上記フィルタ回路から入力
される基本波の周波数に合わせるとともに、その基本波
の位相を基準として位相合わせを行ない、周波数および
位相の調整終了後に、少なくとも１周期分遅れを持たせ
て出力することを特徴とする請求項１または２に記載の
入力回路のサンプリング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001190687A JP4547109B2 (ja) | 2001-06-25 | 2001-06-25 | 電力計における入力回路のサンプリング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001190687A JP4547109B2 (ja) | 2001-06-25 | 2001-06-25 | 電力計における入力回路のサンプリング方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003008430A true JP2003008430A (ja) | 2003-01-10 |
| JP4547109B2 JP4547109B2 (ja) | 2010-09-22 |
Family
ID=19029422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001190687A Expired - Fee Related JP4547109B2 (ja) | 2001-06-25 | 2001-06-25 | 電力計における入力回路のサンプリング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4547109B2 (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119012A (ja) * | 1990-09-07 | 1992-04-20 | Fujitsu Ltd | ホールドオーバー回路 |
| JPH05235756A (ja) * | 1992-02-18 | 1993-09-10 | Nec Corp | ホールドオーバー回路付ｐｌｌ装置 |
| JPH0730422A (ja) * | 1993-07-12 | 1995-01-31 | Hioki Ee Corp | サンプリングクロック生成回路 |
| JPH08102665A (ja) * | 1994-10-03 | 1996-04-16 | Mitsubishi Electric Corp | 位相同期回路 |
| JPH11340827A (ja) * | 1998-05-26 | 1999-12-10 | Oki Electric Ind Co Ltd | フェーズ・ロックド・ループ回路 |
| JP2001156757A (ja) * | 1999-11-26 | 2001-06-08 | Toshiba Corp | 復号装置 |
-
2001
- 2001-06-25 JP JP2001190687A patent/JP4547109B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04119012A (ja) * | 1990-09-07 | 1992-04-20 | Fujitsu Ltd | ホールドオーバー回路 |
| JPH05235756A (ja) * | 1992-02-18 | 1993-09-10 | Nec Corp | ホールドオーバー回路付ｐｌｌ装置 |
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| JP2001156757A (ja) * | 1999-11-26 | 2001-06-08 | Toshiba Corp | 復号装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4547109B2 (ja) | 2010-09-22 |
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